FPGA学习回顾_output reg

最近正在重新学习FPGA开发，把之前忽略的一些点记录下来，以便日后进行查阅。
1.Output 和Output reg的区别
这个问题的回答具体可以看这篇博客：https://blog.csdn.net/crjmail/article/details/105771612
总结来说，如果在一开始module中声明的是Output，那么最终需要用assign对Output进行说明。但是如果是Output reg的话，则不需要用assign对输出端口进行说明，对这个reg进行赋值即可。
2.RAM的分类
单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行。而双口有两组数据线与地址线，读写可同时进行。双口RAM分伪双口RAM（Xilinx称为Simple two-dual RAM）与双口RAM（Xilinx称为true two-dual RAM）。伪双口RAM，一个端口只读，另一个端口只写；而双口RAM两个端口都可以读写。
3.有限状态机的分类
分为Mealy有限状态机和Moore有限状态机，Mealy有限状态机的输出不仅与当前状态有关，也与输入信号有关，在RTL中会与输入信号有连接，Moore有限状态机的输出只与当前状态有关，与输入信号无关，输入信号只影响状态的改变不影响输出。一般Mealy采用一段式的写法，程序显得比较冗长但易读性好，Moore状态机一般采用三段式的写法，写起来比较直观但个人感觉易读性差点。
4.inout的使用
一般三态门的时候可能会用到inout，比如
双向IO：

module top(en, din, dout, bio) ;  
input  din  ;  
input  en ;  
output dout ;  
inout bio ;    
assign bio = en? din : 1'bz ;  
assign dout = bio ;      
endmodule 
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5.参数的传递
在一个模块中如果有定义参数，在其他模块调用此模块时可以传递参数，并可 以修改参数，在 module 后用#（）表示。
例如：
定义模块如下：

module rom 
 #(    
 parameter depth =15,    
 parameter width = 8     ）    
 (    
  input [depth-1:0] addr , 
  input [width-1:0] data ,  
  output result  ) ;
 endmodule
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调用模块：

module top();
wire [31:0] addr ;  
wire [15:0] data ;  
wire result ;
rom
#( 
 .depth(32),
 .width(16),
)
r1
(
.addr(addr) ,
.data(data),
.result(result)
);
endmodule
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6.QuartusII下查看RTL原理图的方法
Tool>>Netlist Viewers>>RTL Viewers

7.quartus II 自动生成testbench
首先在assigmeng->settings->EDA Tool Settings里设置simulation为modelsim（我用的是Lite Edition，所以不知道为什么不能用Quartus+ModelSim进行仿真）
然后processing->start->start testbench template writer,再找到并打开testbench文件(*.vt)，写好激励代码
把里面**@eachvec**这行代码给注释掉
不然编译可能不能通过
剩下的把initial和always补足就可以了
记得用vt文件进行simulation，用源文件会出错。

8.精确定时

 parameter T1US=5’d20;   //产生1us定时，20MHz频率
 always @(posedge CLK or negedge RSTn) 
 	if(!RSTn) 
 		begin Count_1US<=5d0;is1US<=1‘b0;end
 	else if(Count_1US==T1US)
 		beginCount_1US<=5’d0;is1US<=1‘b1;end
 	else 
 		beginCount_1US<=Count_1US+1'b1;is1US=1’b0;end 
 assign _1US=(Count_1US==T1US) ? 1‘b1:1’b0; 
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_1us被拉高时时间为0.95us
is1us被拉高时时间为1us
这就是由组合逻辑驱动和由寄存器驱动的时间差
如果用1us去驱动led的话，由于<=延后赋值的关系，时间将不是1us，所以这个时候可以考虑用_1us。

如果仅想产生1us定时，直接用（1E-6）× 20M=20，然后把计数器设为20即可，不用设置成20-1=19.

9.时序滞后1个时钟的解决方法
1.可以把延时赋值<=改成即时赋值=。
2.倍频模块的频率，如2倍频，4倍频。