锁相环PLL --原理浅析_pll锁相环

1.什么是锁相环
锁相环电路是使一个特殊系统跟踪另外一个系统，更确切的说是一种输出信号在频率和相位上能够与输入参考信号同步的电路，它是模拟及数模混合电路中的一个基本的而且是非常重要的模块。

2.锁相环的基本理论
2.1 锁相环的工作原理
锁相环作为一个系统，主要包含三个基本模块：鉴相器(Phase Detector：PD)、低通滤波器(LowPass Filter：LPF)，亦即环路滤波器(L00P Filter：LF)，和压控振荡器(Voltage Controlled Oscillator：VCO)。这三个基本模块组成的锁相环为基本锁相环，亦即线形锁相环(LPLL)，如下图所示。实际中使用的锁相环系统还包括放大器、分频器、混频器等模块，但是这些附加的模块不会影响锁相环的基本工作原理，可以忽略。

  当锁相环开始工作时，输入参考信号的频率 fi 与压控振荡器的固有振荡频率 fo 总是不相同的。这一固有频率差必然引起它们之
间的相位差不断变化，并不断跨越2π 角。由于鉴相器特性是以相位差2π 为周期
的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路
滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率 fo趋向 于参考信
号的频率 fi ，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足
一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化
而是一个恒定的常数，这时环路就进入“锁定”状态。
  当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。

锁相环功能总结

频率牵引
相位锁定
2.1.1.鉴相器
锁相环中的鉴相器（PD）通常由模拟乘法器组成，利用模拟乘法器组成的鉴
相器电路如图示：

鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别
为:

式中的ωO 为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称
为电路的固有振荡角频率。则模拟乘法器的输出电压UD 为：

鉴相器的传输特性为：

鉴相器有两个主要功能：

频率牵引
相位锁定
鉴相器的电路种类很多，大致可以分为四种常用类型：

乘法鉴相器：一般应用在模拟锁相环(LPLL)中，即线性锁相环，鉴相的
范围是[+90°，-90°]；
异或门鉴相器：较多应用于数字锁相环中，鉴相范围同为[+90°，-90°]
中，要考虑鉴相器输入的两个信号是对称的还是非对称的，如是非对称还要考虑
其对 PLL 增益及锁相宽度的影响；
JK 触发器型鉴相器：这种鉴相器由边沿触发，利用边沿间的间隔进行鉴
相，相位误差为[+180°，-l80°]；
鉴频鉴相器(phase—frequency detector)：其优势就在于失锁时，它的角频
率容易描述。这种角频率的描述就可以实现鉴频的功能。鉴相范围为[+360°，
-360°]。
2.1.2.低通滤波器
低通滤波器（LF）的将上式 2.3 中的和频分量滤掉，剩下的差频分量作为压
控振荡器的输入控制电压 Uc（ t） 。即为：

式中的ωi为输入信号的瞬时振荡角频率， θ1(t) 和 θ2(t) 分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

即:

则，瞬时相位差θd 为：

对两边求微分，可得频差的关系式为：

上式2.7等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率
和相位保持恒定不变的状态， θc(t) 为恒定值。当上式不等于零时，说明锁相环
的相位还未锁定，输入信号和输出信号的频率不等，θc(t) 随时间而变。其数学
模型为：

环路滤波器的分类：

RC积分滤波器：这是结构最简单的低通滤波器，它具有低通特性，且相位
滞后。当频率很高的时候，幅度趋于零，相位滞后接近于 2
π ；
无源比例积分滤波器；
有源比例积分滤波器：它由运算放大器组成，高增益的有源比例积分滤波
器又称为理想积分滤波器。
2.1.3 压控振荡器
压控振荡器（VCO）的压控(Uc为交流电压)特性如图所示：

2.2 锁相环的工作状态
锁相环有四种工作状态，即锁定状态、失锁状态、捕获过程和跟踪过程。

锁定状态：
整个环路己经达到输入信号相位的稳定状态。它指输出信号相位等于输入信号相位或者是两者存在一个固定的相位差，但频率相等。在锁定状态时，压控振荡器的电压控制信号接近平缓。

失锁状态：
环路的反馈信号与锁相环输入信号的频率之差不能为零的稳状态。当环路的结构设计有问题，或者是输入信号超出了锁相环的应用范围的时候都会进入失锁状态。这个状态意味着环路没有正常工作。

捕获过程：
指环路由失锁状态进入锁定状态的过程。这个状态表明环路已经开始进入正常工作，但是还没有达到锁定的稳态。此过程应该是一个频率和相位误差不断减小的过程。

跟踪过程：
是指在 PLL 环路处于锁定状态时，若此时输入信号频率或相位因其它原因发生变化，环路能通过自动调节，来维持锁定状态的过程。由于输入信号频率或者相位的变化引起的相位误差一般都不大，环路可视作线性系统。

PLL的这四种状态中，前两个状态称为静态，后两个状态称为动态。优秀的设计可以使 PLL 在上电后立刻进入捕获状态，从而快速锁定。

一般用四个参数指标来描述 PLL 的系统频带性能：

同步带：它指的是环路能保持静态锁定状态的频率范围。当环路锁定时，
逐步增大输入频率，环路最终都能保持锁定的最大输入固有频差。

失锁带：锁相环路稳定工作时的动态极限。也就是说 PLL 在稳定工作状态
时，输入信号的跳变要小于这个参数，PLL 才能快速锁定。若输入信号的跳变大
于该参数而小于捕获带，则环路还是能锁定，但是需要较长的时间。

捕获带：只要反馈信号和输入信号的频差在这一范围内，环路总会通过捕
获而再次锁定，随着捕获过程的进行，反馈信号的频率向着输入信号频率方向靠
近，经过一段时间后，环路进入快捕带过程，最终达到锁定。

快捕带：在此频差范围内，环路不需要经历周期跳跃就可达到锁定，实现
捕获过程。

2.3 锁相环的非线性工作性能分析
  当锁相环的相位误差大于 π/6 时，正弦鉴相器将不再能够线性化，环路成为非线性系统，其非线性性能表现为以下三种情况：

已处于锁定状态的锁相环,当输入信号频率或压控振荡器自由振荡频率变化过大或变化速度过快时，使环路相位误差增大到鉴相器的非线性区，这种非线性环路的性能为非线性跟踪性能；
从接通到锁定的捕获过程中，相位误差的变化范围是很大的，环路处于非线性状态；
失锁状态时环路的频率牵引现象。
2.3.1 跟踪性能
  环路非线性跟踪性能指标包括稳态相位误差见θe(∞)、同步带∆ω H 和最大同步扫描速 Rh ，在这里从环路动态方程对其进行分析。输入固定频率信号的条件下，锁相环路的动态方程可变为：

环路锁定时瞬时相差 P θe(t) 等于零，且鉴相器输出误差信号和压控振荡器控制信号均为直流，由此可得环路的稳态相位误差为：

上式 2.10 中 F (jo) 为环路滤波器的直流增益。理想二阶环的 F(jo) = ∞，其稳态
相位误差为： θe(∞) =∞对于已经锁定的环路，缓慢增加其固有频率，环路如果还能保持锁定，则 θe(∞) 有解。使上式有解的环路固有频差的最大值就是环路的
同步带，即：

则可得理想二阶环路的同步带：

上式2.12成立的前提是环路滤波器和压控振荡器都有无限大的线性工作范围，这
是不符合实际的。理想二阶环的同步带是有限的，它往往受限于压控振荡器的最
大控制范围。理想二阶环可以跟踪频率斜升信号，其稳态相位误差为。加大频率斜升信号的斜率R，就可能使环路进入非线性跟踪状态。进一步加大R，环路就可能失锁。使环路不致失锁的尺的最大值就是最大同步扫描速率。在输入频
率斜升信号的条件下有

把理想二阶坏的传输算子F(P )代入上式2.13可得锁定时坏路的相位误差为：

当  上式无解，意味着环路失锁，因此理想二阶环的最大同步扫描速率为：

2.3.2 捕获性能
  实际工作过程中，锁相环初始状态往往是失锁状态。环路经由失锁进入锁定状态，需要经历一个捕获过程。捕获过程分为频率捕获和相位捕获两个过程。在相位捕获中环路相位误差不会发生2π 周期跳跃，捕获时间比较短，因此相位捕获也叫做快捕。与相位捕获相比，频率捕获时间较长，它构成了捕获时间的主要部分。一般而言，捕获过程中环的瞬时相差将在大范围内变化，使捕获过程表现为一种非线性现象。要想获得环路捕获性能的全部结果，需要求解环路非线性动态方程，二阶环路的动态方程是二阶非线性微分方程，在数学上是无法精确求解的，只能用近似求解的方法求解。理想二阶环的方程为：

2.3.3 失锁状态
  锁相环失锁时，具有频率牵引现象。当环路失锁时，环路中误差电压为上下不对称的周期性差拍信号，此差拍电压的直流分量使压控振荡器的平均频率向输入信号频率靠近，从而使环路输出信号的平均频差小于环路固有频差。

2.4 锁相环的优良特性
锁相环广泛应用于无线领域，是其自身具有较好的特性：

载波跟踪特性：无论输入锁相环的信号是已调制好的或未调制的，只要信号中包有载波频率成分就可将环路设计成一个窄带跟踪滤波器，跟踪输入信号载波成分的频率与相位变化，环路输出信号就是需要提取（或复制）的载波信号。这就是环路的载波跟踪特性载波跟踪特性包含这三重含义:一是窄带。环路可以有效地滤除输入信随的噪声和干扰。环路主要是利用环路滤波器的低通特性来实现输入信号的载频上的窄带带通特性的，这比制作普通的窄带带通滤波器容易得多。在高载频上，用锁相环路可将通带做到几赫兹那么窄，这是普通带通滤波器难以实现的。二是跟踪。环路可以在保持窄带特性的情况下跟踪输入载波频率的漂移。普通带通滤波器的频率特性是固定的，为了能接收载频漂移的输入信号，滤波器的通带带宽必须设计漂移范围，因而无法利用窄带特性来过滤噪声与干扰。三是可将弱输入载波信号放大到强信号输出。因为环路输出的是压控振荡器的信号，它是输入弱载波信号频率与相位的真实复制品，其幅度则比输入信号强的多。
2.调制跟踪特性。只要让环路有适当宽度的低频通带，压控振荡器输出信号的频率与相位就能跟踪输入调频或调相信号的频率与相位的变化，即得到输入角调制信号的复制品，这就是调制跟踪特性。利用环路的调制跟踪特性，可以制成角调制信号的调制器与解调器。
3.低门限特性。锁相环路不像一般非线性器件那样，门限取决于输入信噪比，
而是由环路信噪比决定的。一般环路的通频带总比环路输入端的前置通频带窄的多，因而环路信噪比明显高于输入信噪比，环路能在低输入信噪比条件下工作，即具有低门限的优良特性。这样，只要将环路设计成窄带，就可把淹没在噪声中的微弱信号提取出来。这样的环路用于解调调频、调相信号时，可取得门限扩展的效果；用于解调数字调制信号时，可使误码率降低
3.锁相环的噪声分析
  锁相环的输入信号和各个模块都包括了噪声源，其输出信号必然包含噪声。噪声是锁相环的重要特性，设计中必须考虑。本章节主要分析了输入信号的噪声和压控振荡器的噪声。在实际的工作过程中，压控振荡器的相位噪声是锁相环最主要的噪声。

3．1 锁相环的输入噪声

3．2压控振荡器的噪声

为了减小VCO的相位噪声的影响，环路带宽应该尽量取大，而这与抑制输入相位噪声将环路噪声带宽尽量减小相矛盾。实际工程中，输入信号主要来自晶体振荡器，噪声非常小，所以，PLL的输入相位噪声主要来自内部的VCO，因此可以将环路带宽适当取大.

3.3 相位噪声的抑制
锁相环的抖动主要是由相位噪声或边带引起的。而产生随机抖动和相位噪声的原因，可以简单认为是电源噪声、衬底噪声和器件噪声。边带则基本上是由控制路径上的周期性扰动引起的。
结合实际，抖动产生的原因如有：
1.电源噪声和衬底噪声，引起了受电压影响的电容(如MOS管的Cgd)的变化，导致振荡器频率的变化。可以把电源和衬底也作为VCO的控制电压来分析VCO的频率特性；
2.衬底噪声，衬底噪声会导致器件阈值电压Vth 的改变；
3.器件噪声(热噪声、闪烁噪声)，闪烁噪声随着振荡器(VCO)的频率慢慢变
化，它能够通过增加PLL的带宽来抑制。热噪声可以通过版图的方法减小。减小
1/f 噪声要增加器件面积。

在PLL设计过程中，应当尽量遵循以下原则来减小抖动：
1．将缓冲控制电压(buffered control voltage)作为电源电压。
2．用缓冲控制电压去产生偏置电流，电流源隔离。
3．采用Cascode电流源或镜像电流源，可以将敏感性降到O．5％。
4．用阱器件来做电流源和环路滤波电容。
5．将控制电压做在阱上面(避免衬底的影响)。
6．控制电压仅与阱器件连接，不与引脚直接连接

原文链接：https://blog.csdn.net/qq_37465188/article/details/88554710

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在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。

一 PLL(锁相环)电路的基本构成

  PLL(锁相环)电路的概要
  图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。

(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。)

利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。

  PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。
  只要是基准频率的整数倍，便可以得到各种频率的输出。
  从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。
  在此一电路中，假设fr>fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果fr<fo时，会产生负脉波信号。

  

 (此为利用脉波的边缘做二个信号的比较。如果有相位差存在时，便会产生正或负的脉波输出。)
  此一PD脉波信号经过回路滤波器(LoopFilter)的积分，便可以得到直流电压VR，可以控制VCO电路。
  由于控制电压vr的变化，VCO振荡频率会提高。结果使得fr=f。在f与f的相位成为一致时，PD端子会成为高阻抗状态，使PLL(锁相环)被锁栓(Lock)。

相位比较器的工作原理
      此所说明的相位比较器为相位．频率比较器(PFC：Phase-Frequency Comparator)之型式，后述之LSIMC145163P便内藏有此一电路。
      此一型式的相位此较器并非只做相位的比较，也即是，并非只做之比较，在频率f不同的场合，也可以做为频率比较器工作原理。
      所谓相位差利时△与时间t的关系为

      在只做相位检出的场合，例如，可能分辨不出是延迟300°或前进60°。可是，在相位-频率比较器中，如果fr>fo则被视为是相位延迟。

回路滤波器的选择方法
   回路滤波器的时间常数与PLL(锁相环)控制的良否有很大的关系。其详细的计算方法虽然不在此说明，但是，基准频率fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。
   为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。如果时间常数太小时，会在VR上出现涟波，使PLL(锁相环)的稳定度恶化。
   因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr)的数百倍。在此选择约为数十mS。

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(二)

  锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路，在数字通信系统中使用比较广泛。目前微处理器或DSP集成的片上锁相环，主要作用则是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。此外，由于采用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环微处理器提供较高的系统时钟。这种设计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。

　　TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟信号，并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟，即采用内部振荡器或外部时钟源。如果使用内部振荡器，必须在XI/XCLKIN和X2这两个引脚之间连接一个石英晶体，一般选用30MHz。如果采用外部时钟，可以将输人的时钟信号直接接到XI/XCLKIN引脚上，而X2悬空，不使用内部振荡器。晶体振荡器及锁相环模块结构如图1 所示。

　　图1  晶体振荡器及锁相环模块

　　外部XPLLDIS引脚可以选择系统的时钟源。当XPLLDIS为低电平时，系统直接采用外部时钟或外部晶振作为系统时钟；当XPLLDIS为高电平时，外部时钟经过PLL倍频后为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相环的工作模式和倍频的系数。表1列出了锁相环配置模式。

　　表1   锁相环配置模式

　　锁相环模块除了为C28x内核提供时钟外，还通过系统时钟输出提供快速和慢速2种外设时钟，如图2所示。而系统时钟主要通过外部引脚XPLLDIS及锁相环控制寄存器进行控制。因此，在系统采用外部时钟并使能PLL（XPLLDIS＝1）的情况下，可以通过软件设置C28x内核的时钟输人。

　　图2  处理器内部时钟电路

　　如果XPLLDIS为高电平，使能芯片内部锁相环电路，则可以通过控制寄存器PLLCR软件设置系统的工作频率。但要注意，在通过软件改变系统的工作频率时，必须等待系统时钟稳定后才可以继续完成其他操作。此外，还可以通过外设时钟控制寄存器使能外设时钟。在具体的应用中，为降低系统功耗，不使用的外设最好将其时钟禁止。外设时钟包括快速外设和慢速外设两种，分别通过HISPCP和LOSPCP寄存器进行设置。下面给出改变锁相环倍频系数和外设时钟的具体应用程序。

https://blog.csdn.net/leoufung/article/details/50268031?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522167999558716800213056899%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=167999558716800213056899&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~hot_rank-8-50268031-null-null.142^v76^insert_down2,201^v4^add_ask,239^v2^insert_chatgpt&utm_term=%E9%94%81%E7%9B%B8%E7%8E%AF&spm=1018.2226.3001.4187

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相环是一种利用相位同步产生电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。
1
锁相环就是通过负反馈控制系统，让压控振荡器的固有振荡频率fo 和输入的参考信号fi 的相位保持在误差允许范围内，从而让振荡频率fo达到和参考信号fi 同步相位频率的目的。一般来说，参考信号fi 的信号特性更好，通过锁相系统提高振荡频率fo的信号特性，同时还可以将参考信号fi 转化为你想要的任意（最好整数倍）频率信号。

二、基本理论
1.工作原理
最基础的锁相环系统主要包含三个基本模块：鉴相器（Phase Detector：PD）、环路滤波器（L00P Filter：LF）其实也就是低通滤波器，和压控振荡器（Voltage Controlled Oscillator：VCO）。有了这三个模块的话，最基本的锁相环就可以运行了。但我们实际使用过程中，锁相环系统还会加一些分频器、倍频器、混频器等模块。（这一点可以类比STM32的最小系统和我们实际使用STM32的开发板）

图1 锁相环基本模块

图2 输入信号和输出信号存在相位差

我们从锁相系统开始运行的那一刻进行分析，这个时候鉴相器有两个输入信号，一个是输入的参考信号Vin,另一个是压控振荡器的固有振荡信号Vout。这个时候由于两个信号的频率不相同，会因为频差而产生相位差，如果不对压控振荡器进行任何操作，那么相位差会不断累积，从而跨越2Π角度，从零重新开始测相位，如图3所示。这便是测量死区，明明相位在不断变大，但鉴相器只能测出0~2Π的范围，测出的相位差最大便是２Π，这样就导致了鉴相器的输出电压只能在一定的范围内波动。理想状态是让这两个信号的相位差一直保持在2Π的范围内，不进入测量死区。那么在系统刚开始的时候，鉴相器测出两个信号的相位差，将相位差时间信号转化为误差电压信号输出（具体转化过程见鉴相器讲解）。通过环路滤波器转化为压控电压加到压控振荡器上，使压控振荡器的输出频率Vout逐步同步于输入信号Vin，直到两个信号的频率逐渐同步，相位差也在测量误差范围内，那么整个系统就稳定下来了。两个信号的相位差不会累积变大，而是保持相对固定的相位差。（不是常规意义上的固定不变，而是在误差允许范围内的微小波动）

图3 相位规律变化

2.鉴相器（PD）
鉴相器的作用就是将相位差信号转化为误差电压信号。那么它的传递关系理想上是图4所示，最好有一定的线性关系。

图4 鉴相器传递关系图

那么鉴相器可以鉴别两个信号的相位差，它是如何实现的？其实很简单，异或门就可以实现，如图5，6所示。鉴相器的输入端是两个信号，只要两个信号异或不为零，就说明有相位差，异或出来的信号就是含有它们相位差信息的电压信号。

图5 异或门构成的鉴相器

图6 鉴相器鉴相过程

实际使用的鉴相器不是简单的异或门，有非时钟PD、预充电PD等多种形式，这些我没用到，所以没有具体理解。这里讲解我项目用到的一款锁相芯片AD9517（后面会讲，嗯，算是我给自己挖的第一个坑，哈哈），这款芯片是带电荷泵的鉴相鉴频器，如图7所示。为什么使用的是鉴相鉴频器呢？是因为PLL刚开始工作的时候，它的VCO的工作频率可能和输入频率偏差很大，仅仅检查相位偏差，捕获范围较小，PLL需要很长的时间才能进入锁定状态。所以为了提高PLL的响应速度，提高捕获范围，使用鉴相鉴频器。

图7 带电荷泵的鉴相鉴频器

两个D触发器的D端都是接电源端，当A信号相位超前于B信号，那么它的高电平先到来，则A的D触发器输出高电平，S1开关闭合，上面电荷泵开始灌电流。当B信号高电平到来，则B的D触发器输出高电平，而QA和QB一旦同时为高，则中间的与门就会输出高电平，就会使两个D触发器复位，从而都输出低电平，两个门都处于断开状态。同理，当B信号相位超前于A信号，那么它的高电平先到来，则B的D触发器输出高电平，S2开关闭合，下面电荷泵开始拉电流。当A的信号高电平到来，则A的D触发器输出高电平，而QA和QB一旦同时为高，则中间的与门就会输出高电平，就会使两个D触发器复位，从而都输出低电平，两个门都处于断开状态。（一般中间的与门和RESET端中间会加DELAY电路，这样是为了避免实际使用中两个信号都出现高电平，而由于电路的延时不确定性，导致到复位端的电平不确定而形成毛刺干扰的问题）

这样就把相位差信号通过电荷泵充电时间长短，转化电流的大小，这里简单的推一下它的线性模型。如图8所示。由相位差

图8 线性模型

相位差为

则相位差对应的时间为

那么在这段时间内输出电压增加

基于此我们可以计算出
那么输出的电荷表示为
有了电荷，我们就可以计算输出电流，
　　我们可以看到这是一个相位差和输出电流的关系式，鉴相鉴频器就可以看作是一个相位差为输入，电荷泵输出电流为输出的器件，我们就可以计算出该传输函数为

　　这个值我们也可以看作是鉴相鉴频器的增益。那么鉴相鉴频器就介绍到这里了，总的来说，鉴相鉴频器就是将相位差数据转化为了和它有线性关系的输出电流。但压控振荡器是受电压变化来改变输出频率的，所以还需要在鉴相鉴频器和压控振荡器之间加一个环路滤波器，将电流信号转化为电压信号，同时还可以滤除鉴相鉴频器中电荷泵的开关打开关闭所带来的纹波噪声以及毛刺，让压控电压更加平滑。

3.环路滤波器（LF）
为了提升系统稳定性和减小输出控制电压的纹波，会在鉴相鉴频器后加一个环路滤波器。一阶的环路滤波器只是一个电容，见图7的Cp，一阶的易使整个系统不稳定，现在基本看不到了，这里详细介绍二阶环路滤波器。

图9 二阶环路滤波器

这里详细推导一下它的传递关系式，电阻电容电感的阻抗计算见图10所示。

图10 电阻电容电感阻抗计算

那么根据这个我们计算出它的传递函数，具体过程见图11

图11 二阶环路滤波器传递关系式推导

4.压控振荡器（VCO）
压控振荡器是一个受压控电压控制改变输出频率的器件，有一个参数为压控灵敏度，就是压控电压和输出频率的转换系数。
　　我们现在使用的都是现成做好的振荡器，所以不用考虑起振条件这些。但想要自己搭一个振荡器，还是要学好多东西，我只知道起振条件为输出反馈到输入的相位差为360°，且增益大于1（必要条件）。这儿就不班门弄斧了。
　　我详细介绍一下VCO的传递函数，传输模型如图12所示，输入为压控电压，输出为频率，它们之间存在关系式
为压控灵敏度，也可以看作是VCO的增益。

图12 VCO传输模型

压控振荡器输出的是频率，鉴频鉴相器输入的是相位差，还需要将输出频率转化为相位。对于一个交流信号，其相位变化的速度即为频率，因此，所以VCO输出信号的相位为
我们关注的参数是盈出相位这是受压控　电压控制的，是我们可以调整的相位。那这样的话，VCO就可以看作是一个输入为压控电压Vcont，输出为盈出相位的系统，是一个理想的积分器，它的传输函数为
　　到这儿的话，锁相环的三个基本元件都介绍完了，传递函数也都推导完了。那既然这三个传递函数都有了，那整个锁相环的传递函数我们也就可以推导出来了。

5.锁相环线性模型传输函数
鉴相鉴频器的传输函数

环路滤波器的传输函数
压控振荡器的传输函数

　　我使用的AD9517芯片，其实在基础的模型上还加入了分频模块，这样的锁相环的线性模型为图13所示。

图13　锁相环模型

这样的话，PLL的环路增益传输函数为
PLL系统的闭环传输函数为学过自动控制的同学是不是看到这里就觉得比较亲切了。既然是环路控制的话，少不了要分析PLL整个系统是否稳定，要计算伯德图，要计算整个系统的相位裕度，要对系统的零点和极点分析，它直接影响了整个环路是否稳定。这就是为什么现在环路滤波器基本不用一阶的，最起码都是二阶的，就是因为加入了一个极点和一个零点，增加了相位裕度，让整个环路愈加稳定了。三阶的话比二阶再多一个极点和一个零点，更加有利于系统的稳定性，还可以适当的提高PLL的响应速度。继续分析的话会更加复杂，篇幅更长，所以这里就不介绍了，总结介绍一种简单的办法，直接计算出电阻电容的值。

总结
这次就是基础理论篇，后边会写一篇锁相环芯片AD9517设计电路以及调试代码遇到的问题。不过那个是基于SPI协议进行控制的，所以我会在介绍完SPI协议之后再写那个。至于环路滤波器电阻电容值的计算，我推荐使用ADI公司的SimPLL、SimCLK这两个软件直接计算，会根据你的设计要求，直接计算出电阻电容的值，好的工具也可以使我们节省很多时间。
　　请大家抱着怀疑的态度看文章，这是我目前阶段对锁相环的理解，如果有和你之前理解不一致的地方，可以评论区提出讨论。

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