Xlinx DSP 48E1（二）_dsp slice

 chapter1 Overview

---

 

目录

 chapter1 Overview

1.DSP48E1 Slice Overview

2.相对于上一代的特征

3.Device Resources

4.Design Recommendations 

5.Stacked Silicon Interconnect

---

1.DSP48E1 Slice Overview

      FPGA对数字信号处理（DSP）应用非常有效，因为它们可以实现定制，以及完全并行算法。 DSP应用使用了许多二进制乘法器和累加器，而它们最好要在专用DSP Slice中实现。 所有7系列FPGA具有许多专用的、全定制的低功耗DSP Slice，结合了高速和小尺寸的特点，同时能保持系统设计灵活性。 DSP Slice还提高了除了数字信号处理以外的许多应用的速度和效率，例如宽动态总线移位器，存储器地址发生器，宽总线多路复用器和存储器映射I / O寄存器。 DSP48E1 Slice的基本功能如图1-1所示。 有关完整的详细信息，请参阅图2-1和第2章，DSP48E1描述和细节。 

DSP功能的一些亮点（Highlights）包括： 

•  25 × 18 two’s-complement multiplier（25×18二进制补码乘法器）:

          Dynamic bypass(动态旁路)

•  48-bit accumulator（48位累加器）:

         Can be used as a synchronous up/down counter(可以用作同步向上/向下计数器)

•  Power saving pre-adder（省电预加法器）:

         Optimizes symmetrical filter applications and reduces DSP slice requirements（优化对称滤波器应用并降低DSP Slice要求）

•  Single-instruction-multiple-data (SIMD) arithmetic unit（单指令多数据（SIMD）算术单元）:

         Dual 24-bit or quad 12-bit add/subtract/accumulate（双24位或四通道12位加/减/累加）

• Optional logic unit（可选逻辑单元）:

        Can generate any one of ten different logic functions of the two operands（可以生成两个操作数的十个不同逻辑函数中的任何一个）

• Pattern detector（模式检测器）:

       Convergent or symmetric rounding收敛或对称舍入
       96-bit-wide logic functions when used in conjunction with the logic unit与逻辑单元一起使用时，96位逻辑功能

• Advanced features高级功能:

            Optional pipelining and dedicated buses for cascading用于级联的可选流水线和专用总线

2.相对于上一代的特征

    7系列FPGA DSP48E1 Slice功能相当，完全兼容Virtex®-6 FPGA DSP48E1 Slice，以及Virtex-5 FPGA DSP48E Slice的超集。 7系列FPGA DSP48E1 Slice提供的功能比Spartan®-6 FPGA系列的DSP48A1片有更多功能： 

Wider functionality in DSP48E1 than DSP48A1:

•            Multiplier width is improved from 18 x 18 in the Spartan-6 family to 25 x 18 in the 7series
•           The A register width is improved from 18 bits in the Spartan-6 family to 30 bits in the 7 series:

                  - A and B registers can be concatenated （串联）in the 7 series

                  - The A register feeds the pre-adder in the 7 series instead of the B register

•          Cascading capability on both pipeline paths for larger multipliers and larger post-adders

Unique features in DSP48E1 over DSP48A1:

•  Arithmetic logic unit (ALU)
•  SIMD mode
•  Pattern detector
•  17-bit shifter

Virtex-6系列DSP设计直接迁移到7系列的DSP资源。具有级联DSP片的设计迁移应考虑每列DSP片的数量。 Spartan-6系列DSP设计可以转换为7系列，但设计人员应该研究如何利用DSP48E1 Slice的更强大功能。 有关更多信息，请参阅UG429,7系列FPGA移植用户指南。

3.Device Resources

       DSP资源在所有7系列系列中进行了优化和扩展，提供了一种通用架构，可提高实施效率，IP实施和设计迁移。 DSP48E1 Slice的数量以及DSP与其他器件资源之间的比例区分了7系列系列。
     7系列系列之间的迁移不需要对DSP48E1进行任何设计更改。
有关7系列FPGA的DSP48E1可用资源，请参见表2-1。 有关所有7系列FPGA的最新信息，请参见7系列FPGA概述[参考2]。

4.Design Recommendations 

       许多DSP设计非常适合7系列架构。 为了最好地使用该体系结构，需要了解底层特性和功能，以便设计输入代码可以利用这些资源。 DSP48E1资源自动用于大多数DSP功能和许多算术功能。 在大多数情况下，应推断出DSP资源。 请参阅您首选的综合工具文档，以获取有关确保DSP48E1切片正确推断的指南[Ref3] [Ref4]。 综合工具可以推断资源。 实例化可用于直接访问特定的DSP48E1切片功能。 使用DSP48E1切片的建议包括：

  Use signed values in HDL source
Pipeline for performance and lower power, both in the DSP48E1 slice and fabric

• Use the configurable logic block (CLB) carry logic (进位逻辑)to implement small multipliers, adders, and counters
• Use CLB SRLs, CLB distributed RAM, and/or block RAM to store filter coefficients（使用CLB SRL，CLB分布式RAM和/或Block RAM来存储滤波器系数）
• Set USE_MULT to NONE when using only the adder/logic unit to save power
• Cascade using the dedicated resources rather than fabric, keeping usage to one column for highest performance and lowest power
• Consider using time multiplexing for the design

有关设计技术的更多信息，请参见第3章，DSP48E1设计注意事项。

 

5.Stacked Silicon Interconnect

    DSP切片不能跨插入器（超逻辑区域（SLR）边界）级联。 有关堆叠硅互连（stacked silicon interconnect SSI）技术的更多信息，请参阅WP380，Xilinx堆叠硅互连技术可提供突破性的FPGA容量，带宽和功效。