FPGA DDR2操作_fpga双边沿数据读写

SDRAM:

SDRAM中地址线是复用的（行地址线、列地址线）

    通过触发时间不同区分开（行列地址选通）

对SDRAM的操作先是bank地址与行地址选通，然后是列地址选通，从列地址选通到第一笔数据输出到总线上（读操作）的这段时间称为CL。（列地址选通信号需要经过放大，这一过程需要时间。

虽然由于读写延迟相同可以让数据的传输在I/O端是连续的，但它占用了大量的内存控制资源，在数据进行连续传输时无法输入新的指令，效率很低，为此，人们开发了突发传输技术（Burst lengths），该技术中，除了第一笔数据需要若干周期的延迟外，其后每个数据只需一个周期即可获得。（非突发连续读取模式：不采用突发传输而是依次单独寻址，此时可等效于 BL=1。虽然

可以让数据是连续的传输，但每次都要发送列地址与命令信息，控制资源占用极大）

预充电指令在每次读操作前都需要进行

    对数据进行重写，确保读取到正确的值。（注意与刷新操作的比较（电容存储的保存期上限是64ms））

 

DDR SDRAM:

SDRAM中l_bank单个存储单元的容量与芯片位宽一样，但DDR SDRAM中存储单元的容量是芯片位宽的一倍。

（以存储单元位宽为8bit，芯片位宽为4bit为例，l_bank在内部时钟信号的触发下传送一个8bit的数据给锁存器，在分成两路4bit数据传给复用器，由后者将他们合并为一路4bit数据流，然后由发送器在DQS的控制下载外部时钟上升和下降沿分两次传输4bit），这种设计原理就是所谓的2-bit预取。

 

DDR2 SDRAM:

DDR2 为4bit预取设计

    SDRAM中有两个时钟，一个内部时钟，一个外部时钟。在SDRAM与DDR时代，这两个时钟频率是相同的，但在DDR2中，内部时钟变成了外部时钟的一半，以ddr2 400为例，数据传输速率为400MHz，外部时钟频率为200MHz，内部时钟频率为100MHz。

从上图可以看出，DDR2虽然实现了4bit预取，但是在实际效能上，与DDR是一样的，从上图也可以看出厂商的一种误导：即在相同核心频率（内部时钟）下，DDR2达到两倍于DDR的带宽。但这前提是DDR2的外部频率也是DDR和SDRAM的两倍。

上图更多的说明DDR2内外时钟的差异，毕竟内部时钟由外部决定，所以外部时钟才是比较的根本基准。

需要大家明确，在外部时钟频率相同的情况下，DDR2与DDR的带宽一样。

 

（自己写）以cyclone v的ddr2 ip核为例：如图所示配置下

芯片内部操作时钟为200M的双边沿时钟，数据位宽为16bit，FULL模式表示数据位宽扩展为2x，即32bit，根据结果看该时钟

为单边沿时钟；ip核内部操作时钟100m，64bit。64/16=4，即4bit预取。