赞
踩
FPGA静态时序分析与约束(一)、理解亚稳态
FPGA静态时序分析与约束(二)、时序分析
FPGA静态时序分析与约束(四)、时序约束
前两篇文章介绍了什么是亚稳态?以及静态时序分析,但那些终究还是理论,那么在实际工程中,如何分析时序路径呢?如何将理论转到实际呢?
上篇文章我们知道了建立时间余量和保持时间余量公式为:
平台:vivado2020.1
随便点击一个时钟域,看右侧的路径
右侧会显示最差的时序的路径(默认十条),双击path21
根据建立余量公式Setup Slack= 数据锁存时间 - 数据抵达时间=41.977-15.417=26.560ns
和显示时间余量的一样。
以上就是对viavdo建立时间余量报告的解读,保持时间同理。
Copyright © 2003-2013 www.wpsshop.cn 版权所有,并保留所有权利。