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基于FPGA的OV5640摄像头驱动_ov5640 fpga
作者：知新_RL | 2024-05-22 10:17:17
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ov5640 fpga
基于FPGA的OV5640摄像头驱动
一、OV5640的相关介绍
（1）野火的OV5640引脚图
（2）引脚介绍
（3）功能框图
<1>OV5640 的控制寄存器，它根据这些寄存器配置的参数来运行，而这些参数是由外部控制器通过 SIO_C 和 SIO_D 引脚写入的， SIO_C与 SIO_D 使用的通讯协议跟 I2C十分类似。
<2>OV5640的通信、控制信号及外部时钟，其中 PCLK、 HREF 及VSYNC分别是像素同步时钟、行同步信号以及帧同步信号，这与液晶屏控制中的信号是很类似的。 RESETB引脚为低电平时，用于复位整个传感器芯片，PWDN 用于控制芯片进入低功耗模式。注意最后的一个 XCLK引脚，它跟 PCLK
是完全不同的， XCLK 是用于驱动整个传感器芯片的时钟信号，是外部输入到OV5640的信号；而 PCLK是 OV5640输出数据时的同步信号，它是由 OV5640 输出的信号。 XCLK可以外接晶振或由外部控制器提供。
<3>感光矩阵，光信号在这里转化成电信号，经过各种处理，这些信号存储成由一个个像素点表示的数字图像。
<4>包含了 DSP 处理单元，它会根据控制寄存器的配置做一些基本的图像处理运算。这部分还包含了图像格式转换单元及压缩单元，转换出的数据最终通过Y0-Y9引脚输出，一般来说我们使用 8根据数据线来传输，这时仅使用 Y2-Y9 引脚。
<5>VCM 处理单元，他会通过图像分析来实现图像的自动对焦功能。要实现自动对焦还需要下载自动对焦固件到模组，后面摄像头实验详细介绍这个功能。
二、SCCB时序介绍------与IIC基本相似
注意：当主机向从机进行指令或数据的写入时，串行数据线SDA上的数据在串行时钟SCL
为高电平时写入从机设备，每次只写入一位数据；串行数据线SDA中的数据在串行时钟
SCL为低电平时进行数据更新，以保证在SCL为高电平时采集到SDA数据的稳定状态。
（1）上电时序------主要按照官方文档的时序图来写程序
代码（严格按照时序图完成）
module Power_ctrl #( parameter CNT_5MS = 20'd250_000, parameter CNT_1MS = 20'd50_000, parameter CNT_20MS = 20'd1000_000 ) ( input wire sys_clk, input wire rst, output wire pwdn, output wire resetb, output wire sccb_en, output wire clk_en ); reg [20:0] cnt; assign pwdn = (cnt >= CNT_5MS - 1'd1)?1'd0:1'd1; assign resetb = (cnt >= CNT_5MS + CNT_1MS - 1'd1)?1'd1:1'd0; assign sccb_en = (cnt >= (CNT_5MS + CNT_1MS + CNT_20MS - 1'd1))?1'd1:1'd0; assign clk_en = (cnt >= CNT_5MS - 1'd1)?1'd1:1'd0; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt <= 1'd0; else if(cnt == (CNT_5MS + CNT_1MS + CNT_20MS - 1'd1)) cnt <= cnt; else cnt <= cnt + 1'd1; endmodule
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（2）读
IIC:
SSCB:
读程序验证以读ID来实现：
时序图：
时序分析
Start:是用来启动读的标志位，为1时有效 statue:一共13个状态 cnt:这是一个用来统计scl周期个数的变量 cnt_stop_flag:在STOP状态下，需要先用到2个周期来完成STOP的操作，这时cnt_stop_flag为0，当完成后cnt_stop_flag置1 cnt_stop:用来对STOP状态下的计时 I2C_CLK_x:这是一个用来仿真验证的波形，它与scl相差135°的相位，在它的下降沿sda发生改变 cnt_clkx:统计I2C_CLK_x一个周期所需的计数值 cnt_clkx_flag:在cnt_clkx下降沿的前一个周期置一，下降沿处置零 I2C_SDA：sda信号线 Data：{ID,ADD}，24位 I2C_CLK:就是SCL data_flag:DATA状态下，在数据稳定的地方置1一个周期，用来判断什么时候读数据 data：读出的数据 cnt_clk:统计I2C_CLK一个周期所需的计数值 cnt_clkx_flag:在I2C_CLK下降沿的前一个周期置一，下降沿处置零 read_en:结束一次读操作的标志
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由于在SSCB时序开始时是sda先产生下降沿，且sda的数据需在scl高电平时保持稳定，所以采用135°相位差的方法来完成，135不是固定的，可以进行一定的修改，sda数据在每个I2C_CLK_x下降沿处改变，在数据发送和接收状态时，每次发8个数据，然后就就进入下一状态，在这里有个问题就是ID号的第八位是省去的，实际的ID就是七位，因为之前没注意，导致第一次仿真无误后上板时出错，查阅资料发现IIC的应答阶段与SSCB不太一样，其实也差不多，就是SSCB的应答处理你可以不用判断是否应答成功，因为SSCB不一定为返回给你正确的应答值，本程序的x表示为应答状态，即不关心状态，在STOP状态时，先利用好两个周期的时间来完成STOP的操作，然后又是和开头的操作一样，重新开始，然后发读的ID，本程序中，sda在所有的x状态和DATA状态都为1’dz，接着开始读数据即可，然后进行NO ACK操作，sda主动置为高电平，完成后就再进行一次STOP操作，结束整个读操作。（注意：SSCB没有IIC的连续读和连续写）
开始位：
停止位：
上面两图第一个信号是scl，第二个是sda
程序
module SSCB_ID ( input wire sys_clk, input wire rst, input wire read_en, input wire [15:0] addr, input wire [7:0] ID, input wire sda_rd, output reg sda, output reg scl, output reg read_end, output reg [7:0] Data_reg, output reg [12:0] statue, output wire [23:0] Cmd ); localparam IDLE = 13'b0_0000_0000_0001, START_ID1 = 13'b0_0000_0000_0010, x_ack1 = 13'b0_0000_0000_0100, ADD_H = 13'b0_0000_0000_1000, x_ack2 = 13'b0_0000_0001_0000, ADD_L = 13'b0_0000_0010_0000, x_ack3 = 13'b0_0000_0100_0000, STOP = 13'b0_0000_1000_0000, START_ID2 = 13'b0_0001_0000_0000, x_ack4 = 13'b0_0010_0000_0000, DATA = 13'b0_0100_0000_0000, NO = 13'b0_1000_0000_0000, END = 13'b1_0000_0000_0000; localparam CLOCK = 30'd50_000_000, I2C_CLK = 30'd400_000, START_MAX = (CLOCK/I2C_CLK)*3/4 - 1'd1, MAX = CLOCK/I2C_CLK - 1'd1, MAX_2 = (CLOCK/I2C_CLK)/2 - 1'd1; //wire [23:0] Cmd; //reg sda; assign Cmd = {ID,addr}; //reg sda; reg [20:0] cnt; reg [20:0] cnt_stop; reg cnt_stop_flag; reg I2C_CLK_x; reg [20:0] cnt_CLKx; reg cnt_clkx_flag; reg data_flag; reg [20:0] cnt_clk; reg cnt_clk_flag; //结束标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) read_end <= 1'd0; else if(statue == END && cnt_clk == MAX - 1'd1) read_end <= 1'd1; else read_end <= 1'd0; //相移135°的I2C信号计数 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_CLKx <= 1'd0; else if(cnt_CLKx == MAX) cnt_CLKx <= 1'd0; else if(read_en == 1'd1 && (statue == STOP) && cnt_stop_flag == 1'd1) cnt_CLKx <= cnt_CLKx + 1'd1; else if(read_en == 1'd1 && (statue !=STOP) && statue != NO && statue != END) cnt_CLKx <= cnt_CLKx + 1'd1; else cnt_CLKx <= 1'd0; //相移135°的I2C信号周期更替标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_clkx_flag <= 1'd0; else if(cnt_CLKx == MAX - 1'd1) cnt_clkx_flag <= 1'd1; else cnt_clkx_flag <= 1'd0; //相移135°的I2C信号产生 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) I2C_CLK_x <= 1'd1; else if((statue == STOP && cnt_stop_flag != 1'd1) || (statue == x_ack3 && cnt_clkx_flag == 1'd1) || (statue == DATA && cnt == 6'd8 && cnt_clkx_flag == 1'd1) || (statue == NO && statue == END)) I2C_CLK_x <= 1'd1; else if(cnt_CLKx <= MAX_2 -1'd1 && read_en == 1'd1) I2C_CLK_x <= 1'd0; else if(cnt_CLKx <= MAX - 1'd1 && read_en == 1'd1) I2C_CLK_x <= 1'd1; else if(read_en != 1'd1) I2C_CLK_x <= 1'd1; //STOP状态时的计数停 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_stop_flag <= 1'd0; else if(statue == STOP && cnt == 2'd2 && cnt_stop == MAX) cnt_stop_flag <= 1'd1; else if(statue == START_ID2) cnt_stop_flag <= 1'd0; //STOP状态下让I2C总线停止两个周期的计 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_stop <= 1'd0; else if(statue == STOP && cnt_stop == MAX) cnt_stop <= 1'd0; else if(statue == STOP && cnt_stop_flag != 1'd1) cnt_stop <= cnt_stop + 1'd1; else cnt_stop <= 1'd0; //SCL时钟生成 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_clk <= 1'd0; else if(statue == STOP || statue == IDLE) cnt_clk <= 1'd0; else if(cnt_clk == MAX) cnt_clk <= 1'd0; else cnt_clk <= cnt_clk + 1'd1; //SCL时钟生成 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) scl <= 1'd1; else if(statue == END && cnt_clk_flag == 1'd1) scl <= 1'd1; else if(statue == STOP || (statue == x_ack3 && cnt_clkx_flag == 1'd1)) scl <= 1'd1; else if(statue == STOP && cnt_stop_flag == 1'd1 && cnt_clkx_flag == 1'd1) scl <= 1'd0; else if(statue == IDLE && cnt_CLKx == START_MAX) scl <= 1'd0; else if(cnt_clk <= MAX_2 && read_en == 1'd1 && statue != IDLE) scl <= 1'd0; else if(cnt_clk < MAX && read_en == 1'd1 && statue != IDLE) scl <= 1'd1; else if(cnt_clk == MAX && read_en == 1'd1 && statue != IDLE) scl <= 1'd0; else if(read_en != 1'd1) scl <= 1'd1; //全局计数 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt <= 1'd0; else if(statue == STOP) begin if(cnt_stop == MAX && cnt == 2'd2) cnt <= 1'd0; else if(cnt_stop == MAX) cnt <= cnt + 1'd1; else cnt <= cnt; end else if(statue == NO && statue == END) cnt <= 1'd0; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) cnt <= 1'd0; else if(cnt_clkx_flag == 1'd1) cnt <= cnt + 1'd1; else cnt <= cnt; //I2C信号周期更替标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_clk_flag <= 1'd0; else if(cnt_clk == MAX - 1'd1) cnt_clk_flag <= 1'd1; else cnt_clk_flag <= 1'd0; //data数据记录标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) data_flag <= 1'd0; else if(statue == DATA && cnt_clk == START_MAX) data_flag <= 1'd1; else data_flag <= 1'd0; //数据存储 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) Data_reg <= 1'd0; else if(statue == DATA && data_flag == 1'd1) Data_reg <= {Data_reg[6:0],sda_rd}; else Data_reg <= Data_reg; //状态机跳转 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) statue <= IDLE; else case(statue) IDLE: if(read_en == 1'd1 && cnt_CLKx == START_MAX) statue <= START_ID1; START_ID1: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack1; x_ack1: if(cnt_clkx_flag == 1'd1) statue <= ADD_H; ADD_H: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack2; x_ack2: if(cnt_clkx_flag == 1'd1) statue <= ADD_L; ADD_L: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack3; x_ack3: if(cnt_clkx_flag == 1'd1) statue <= STOP; STOP: if(cnt_stop_flag == 1'd1 && cnt_CLKx == START_MAX) statue <= START_ID2; START_ID2: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack4; x_ack4: if(cnt_clkx_flag == 1'd1) statue <= DATA; DATA: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= NO; NO: if(cnt_clk_flag == 1'd1) statue <= END; END: if(cnt_clk_flag == 1'd1) statue <= IDLE; default:statue <= IDLE; endcase always@(posedge sys_clk or negedge rst) if(rst == 1'd0) sda <= 1'd1; else case(statue) IDLE: if(read_en == 1'd1) sda <= 1'd0; else sda <= 1'd1; START_ID1: if(cnt_clkx_flag == 1'd1 && cnt < 6'd7) sda <= Cmd[22 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd7) sda <= 1'd0; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack1: if(cnt_clkx_flag == 1'd1) sda <= Cmd[15 - cnt]; ADD_H: if(cnt_clkx_flag == 1'd1 && cnt <= 6'd7) sda <= Cmd[15 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack2: if(cnt_clkx_flag == 1'd1) sda <= Cmd[7 - cnt]; ADD_L: if(cnt_clkx_flag == 1'd1 && cnt <= 6'd7) sda <= Cmd[7 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack3: if(cnt_clkx_flag == 1'd1) sda <= 1'd0; STOP: if(cnt_stop_flag != 1'd1 && cnt == 1'd0) sda <= 1'd0; else if(cnt_stop_flag == 1'd1) sda <= 1'd0; else sda <= 1'd1; START_ID2: if(cnt_clkx_flag == 1'd1 && cnt < 6'd7) sda <= Cmd[22 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd7) sda <= 1'd1; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack4: sda <= 1'd0; DATA: if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd1; else sda <= 1'd0; NO: if(cnt_clk_flag == 1'd1) sda <= 1'd0; else sda <= 1'd1; END: if(cnt_clk_flag == 1'd1) sda <= 1'd1; default:sda <= 1'd1; endcase /* assign sda_x = (statue == x_ack1 || statue == x_ack2 || statue == x_ack3 || statue == x_ack4 || (statue == DATA))?1'dz:sda; */ endmodule
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结果演示：
（3） 写
IIC与SSCB通用
设置寄存器时会用到
SSCB写寄存器部分
module SSCB_WR ( input wire sys_clk, input wire rst, input wire WR_en, input wire [15:0] addr, input wire [7:0] ID, input wire [7:0] data, output reg sda, output reg scl, output reg WR_end, output reg [9:0] statue ); localparam IDLE = 10'b0000000001, START_ID1 = 10'b0000000010, x_ack1 = 10'b0000000100, ADD_H = 10'b0000001000, x_ack2 = 10'b0000010000, ADD_L = 10'b0000100000, x_ack3 = 10'b0001000000, DATA = 10'b0010000000, x_ack4 = 10'b0100000000, END = 10'b1000000000; localparam CLOCK = 30'd50_000_000, I2C_CLK = 30'd400_000, START_MAX = (CLOCK/I2C_CLK)*3/4 - 1'd1, MAX = CLOCK/I2C_CLK - 1'd1, MAX_2 = (CLOCK/I2C_CLK)/2 - 1'd1; wire [23:0] Cmd; //reg sda; assign Cmd = {ID,addr}; reg [20:0] cnt; reg I2C_CLK_x; reg [20:0] cnt_CLKx; reg cnt_clkx_flag; reg [20:0] cnt_clk; reg cnt_clk_flag; //结束标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) WR_end <= 1'd0; else if(statue == END && cnt_clk == MAX - 1'd1) WR_end <= 1'd1; else WR_end <= 1'd0; //相移135°的I2C信号计数 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_CLKx <= 1'd0; else if(cnt_CLKx == MAX) cnt_CLKx <= 1'd0; else if(WR_en == 1'd1 && statue != x_ack4 && statue != END) cnt_CLKx <= cnt_CLKx + 1'd1; else cnt_CLKx <= 1'd0; //相移135°的I2C信号周期更替标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_clkx_flag <= 1'd0; else if(cnt_CLKx == MAX - 1'd1) cnt_clkx_flag <= 1'd1; else cnt_clkx_flag <= 1'd0; //相移135°的I2C信号产生 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) I2C_CLK_x <= 1'd1; else if((statue == DATA && cnt == 6'd8 && cnt_clkx_flag == 1'd1) || (statue == x_ack4 && statue == END)) I2C_CLK_x <= 1'd1; else if(cnt_CLKx <= MAX_2 -1'd1 && WR_en == 1'd1) I2C_CLK_x <= 1'd0; else if(cnt_CLKx <= MAX - 1'd1 && WR_en == 1'd1) I2C_CLK_x <= 1'd1; else if(WR_en != 1'd1) I2C_CLK_x <= 1'd1; //SCL时钟生成 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_clk <= 1'd0; else if(statue == IDLE) cnt_clk <= 1'd0; else if(cnt_clk == MAX) cnt_clk <= 1'd0; else cnt_clk <= cnt_clk + 1'd1; //SCL时钟生成 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) scl <= 1'd1; else if(statue == END && cnt_clk_flag == 1'd1) scl <= 1'd1; else if(statue == IDLE && cnt_CLKx == START_MAX) scl <= 1'd0; else if(cnt_clk <= MAX_2 && WR_en == 1'd1 && statue != IDLE) scl <= 1'd0; else if(cnt_clk < MAX && WR_en == 1'd1 && statue != IDLE) scl <= 1'd1; else if(cnt_clk == MAX && WR_en == 1'd1 && statue != IDLE) scl <= 1'd0; else if(WR_en != 1'd1) scl <= 1'd1; //全局计数 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt <= 1'd0; else if(statue == x_ack4 && statue == END) cnt <= 1'd0; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) cnt <= 1'd0; else if(cnt_clkx_flag == 1'd1) cnt <= cnt + 1'd1; else cnt <= cnt; //I2C信号周期更替标志 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_clk_flag <= 1'd0; else if(cnt_clk == MAX - 1'd1) cnt_clk_flag <= 1'd1; else cnt_clk_flag <= 1'd0; //状态机跳转 always@(posedge sys_clk or negedge rst) if(rst == 1'd0) statue <= IDLE; else case(statue) IDLE: if(WR_en == 1'd1 && cnt_CLKx == START_MAX) statue <= START_ID1; START_ID1: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack1; x_ack1: if(cnt_clkx_flag == 1'd1) statue <= ADD_H; ADD_H: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack2; x_ack2: if(cnt_clkx_flag == 1'd1) statue <= ADD_L; ADD_L: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack3; x_ack3: if(cnt_clkx_flag == 1'd1) statue <= DATA; DATA: if(cnt == 8'd8 && cnt_clkx_flag == 1'd1) statue <= x_ack4; x_ack4: if(cnt_clk_flag == 1'd1) statue <= END; END: if(cnt_clk_flag == 1'd1) statue <= IDLE; default:statue <= IDLE; endcase always@(posedge sys_clk or negedge rst) if(rst == 1'd0) sda <= 1'd1; else case(statue) IDLE: if(WR_en == 1'd1) sda <= 1'd0; else sda <= 1'd1; START_ID1: if(cnt_clkx_flag == 1'd1 && cnt < 6'd7) sda <= Cmd[22 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd7) sda <= 1'd0; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack1: if(cnt_clkx_flag == 1'd1) sda <= Cmd[15 - cnt]; ADD_H: if(cnt_clkx_flag == 1'd1 && cnt <= 6'd7) sda <= Cmd[15 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack2: if(cnt_clkx_flag == 1'd1) sda <= Cmd[7 - cnt]; ADD_L: if(cnt_clkx_flag == 1'd1 && cnt <= 6'd7) sda <= Cmd[7 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack3: if(cnt_clkx_flag == 1'd1) sda <= data[7 - cnt]; DATA: if(cnt_clkx_flag == 1'd1 && cnt <= 6'd7) sda <= data[7 - cnt]; else if(cnt_clkx_flag == 1'd1 && cnt == 6'd8) sda <= 1'd0; x_ack4: if(cnt_clk_flag == 1'd1) sda <= 1'd0; else sda <= 1'd0; END: if(cnt_clk_flag == 1'd1) sda <= 1'd1; default:sda <= 1'd1; endcase /* assign sda_x = (statue == x_ack1 || statue == x_ack2 || statue == x_ack3 || statue == x_ack4 || (statue == DATA))?1'dz:sda; */ endmodule
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SSCB寄存器地址和数据来源（应用了野火的代码）
module OV5640_cfg ( input wire sys_clk, input wire rst, input wire start, input wire write_end, output wire [23:0] cfg_data, output reg WR_en, output reg init_end ); parameter REG_NUM = 8'd251 ; wire [23:0] cfg_data_reg[REG_NUM-1:0] ; reg [15:0] cnt; reg [8:0] number; reg cnt_en; parameter delay = 16'd9999; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt_en <= 1'd0; else if(write_end == 1'd1 && init_end != 1'd1) cnt_en <= 1'd1; else if(cnt == delay) cnt_en <= 1'd0; else cnt_en <= cnt_en; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) init_end <= 1'd0; else if(number == REG_NUM && cnt == delay) init_end <= 1'd1; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) cnt <= 1'd0; else if(cnt == delay) cnt <= 1'd0; else if(WR_en != 1'd1 && start == 1'd1 && init_end != 1'd1 && cnt_en == 1'd1) cnt <= cnt + 1'd1; else cnt <= 1'd0; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) number <= 1'd0; else if(write_end == 1'd1 && number != REG_NUM) number <= number + 1'd1; else number <= number; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) WR_en <= 1'd0; else if(write_end == 1'd1) WR_en <= 1'd0; else if(number != REG_NUM && cnt == delay) WR_en <= 1'd1; else if(number == 1'd0 && start == 1'd1) WR_en <= 1'd1; assign cfg_data = (number != REG_NUM)?cfg_data_reg[number]:1'd0; //cfg_data_reg：寄存器配置数据暂存 ID REG_ADDR REG_VAL assign cfg_data_reg[000] = {16'h3103, 8'h11}; assign cfg_data_reg[001] = {16'h3008, 8'h82}; assign cfg_data_reg[002] = {16'h3008, 8'h42}; assign cfg_data_reg[003] = {16'h3103, 8'h03}; assign cfg_data_reg[004] = {16'h3017, 8'hff}; assign cfg_data_reg[005] = {16'h3018, 8'hff}; assign cfg_data_reg[006] = {16'h3034, 8'h1A}; assign cfg_data_reg[007] = {16'h3037, 8'h13}; assign cfg_data_reg[008] = {16'h3108, 8'h01}; assign cfg_data_reg[009] = {16'h3630, 8'h36}; assign cfg_data_reg[010] = {16'h3631, 8'h0e}; assign cfg_data_reg[011] = {16'h3632, 8'he2}; assign cfg_data_reg[012] = {16'h3633, 8'h12}; assign cfg_data_reg[013] = {16'h3621, 8'he0}; assign cfg_data_reg[014] = {16'h3704, 8'ha0}; assign cfg_data_reg[015] = {16'h3703, 8'h5a}; assign cfg_data_reg[016] = {16'h3715, 8'h78}; assign cfg_data_reg[017] = {16'h3717, 8'h01}; assign cfg_data_reg[018] = {16'h370b, 8'h60}; assign cfg_data_reg[019] = {16'h3705, 8'h1a}; assign cfg_data_reg[020] = {16'h3905, 8'h02}; assign cfg_data_reg[021] = {16'h3906, 8'h10}; assign cfg_data_reg[022] = {16'h3901, 8'h0a}; assign cfg_data_reg[023] = {16'h3731, 8'h12}; assign cfg_data_reg[024] = {16'h3600, 8'h08}; assign cfg_data_reg[025] = {16'h3601, 8'h33}; assign cfg_data_reg[026] = {16'h302d, 8'h60}; assign cfg_data_reg[027] = {16'h3620, 8'h52}; assign cfg_data_reg[028] = {16'h371b, 8'h20}; assign cfg_data_reg[029] = {16'h471c, 8'h50}; assign cfg_data_reg[030] = {16'h3a13, 8'h43}; assign cfg_data_reg[031] = {16'h3a18, 8'h00}; assign cfg_data_reg[032] = {16'h3a19, 8'hf8}; assign cfg_data_reg[033] = {16'h3635, 8'h13}; assign cfg_data_reg[034] = {16'h3636, 8'h03}; assign cfg_data_reg[035] = {16'h3634, 8'h40}; assign cfg_data_reg[036] = {16'h3622, 8'h01}; assign cfg_data_reg[037] = {16'h3c01, 8'h34}; assign cfg_data_reg[038] = {16'h3c04, 8'h28}; assign cfg_data_reg[039] = {16'h3c05, 8'h98}; assign cfg_data_reg[040] = {16'h3c06, 8'h00}; assign cfg_data_reg[041] = {16'h3c07, 8'h08}; assign cfg_data_reg[042] = {16'h3c08, 8'h00}; assign cfg_data_reg[043] = {16'h3c09, 8'h1c}; assign cfg_data_reg[044] = {16'h3c0a, 8'h9c}; assign cfg_data_reg[045] = {16'h3c0b, 8'h40}; assign cfg_data_reg[046] = {16'h3810, 8'h00}; assign cfg_data_reg[047] = {16'h3811, 8'h10}; assign cfg_data_reg[048] = {16'h3812, 8'h00}; assign cfg_data_reg[049] = {16'h3708, 8'h64}; assign cfg_data_reg[050] = {16'h4001, 8'h02}; assign cfg_data_reg[051] = {16'h4005, 8'h1a}; assign cfg_data_reg[052] = {16'h3000, 8'h00}; assign cfg_data_reg[053] = {16'h3004, 8'hff}; assign cfg_data_reg[054] = {16'h300e, 8'h58}; assign cfg_data_reg[055] = {16'h302e, 8'h00}; assign cfg_data_reg[056] = {16'h4300, 8'h61}; assign cfg_data_reg[057] = {16'h501f, 8'h01}; assign cfg_data_reg[058] = {16'h440e, 8'h00}; assign cfg_data_reg[059] = {16'h5000, 8'ha7}; assign cfg_data_reg[060] = {16'h3a0f, 8'h30}; assign cfg_data_reg[061] = {16'h3a10, 8'h28}; assign cfg_data_reg[062] = {16'h3a1b, 8'h30}; assign cfg_data_reg[063] = {16'h3a1e, 8'h26}; assign cfg_data_reg[064] = {16'h3a11, 8'h60}; assign cfg_data_reg[065] = {16'h3a1f, 8'h14}; assign cfg_data_reg[066] = {16'h5800, 8'h23}; assign cfg_data_reg[067] = {16'h5801, 8'h14}; assign cfg_data_reg[068] = {16'h5802, 8'h0f}; assign cfg_data_reg[069] = {16'h5803, 8'h0f}; assign cfg_data_reg[070] = {16'h5804, 8'h12}; assign cfg_data_reg[071] = {16'h5805, 8'h26}; assign cfg_data_reg[072] = {16'h5806, 8'h0c}; assign cfg_data_reg[073] = {16'h5807, 8'h08}; assign cfg_data_reg[074] = {16'h5808, 8'h05}; assign cfg_data_reg[075] = {16'h5809, 8'h05}; assign cfg_data_reg[076] = {16'h580a, 8'h08}; assign cfg_data_reg[077] = {16'h580b, 8'h0d}; assign cfg_data_reg[078] = {16'h580c, 8'h08}; assign cfg_data_reg[079] = {16'h580d, 8'h03}; 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（4）顶层测试
顶层代码
module OV5640_Top ( input wire sys_clk, input wire rst, inout wire sda, output wire scl, output wire pwdn, output wire resetb, output wire [9:0] statue_WR, output wire [12:0] statue_RD ); reg read_en; wire [15:0] addr; wire read_end; wire sccb_en; wire clk_en; wire start; wire [7:0] Data_reg; wire [23:0] cfg_data; wire init_end; wire write_end; wire WR_en; wire scl_rd; wire scl_wr; wire sda_rd; wire sda_wr; reg number; /* wire [9:0] statue_WR; wire [12:0] statue_RD; */ wire [7:0] ID = 8'h3C; wire [15:0] rd_add = 16'h3808; wire [23:0] Cmd; assign start = (sccb_en == 1'd1 && clk_en == 1'd1)?1'd1:1'd0; assign sda = (init_end == 1'd1)?((statue_RD == 13'b0_0000_0000_0100 || statue_RD == 13'b0_0000_0001_0000 || statue_RD == 13'b0_0000_0100_0000 || statue_RD == 13'b0_0010_0000_0000 || statue_RD == 13'b0_0100_0000_0000)?1'dz:sda_rd) :sda_wr; assign scl = (init_end == 1'd1)?scl_rd:scl_wr; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) number <= 1'd1; else if(number == 1'd1 && read_end == 1'd1 && init_end == 1'd1) number <= 1'd0; always@(posedge sys_clk or negedge rst) if(rst == 1'd0) read_en <= 1'd0; else if(read_end == 1'd1) read_en <= 1'd0; else if(init_end == 1'd1 && number == 1'd1) read_en <= 1'd1; Power_ctrl #( .CNT_5MS(20'd250_000), .CNT_1MS(20'd50_000), .CNT_20MS(20'd1000_000) ) Power_ctrl_inst ( .sys_clk(sys_clk), .rst(rst), .pwdn(pwdn), .resetb(resetb), .sccb_en(sccb_en), .clk_en(clk_en) ); OV5640_cfg OV5640_cfg_inst ( .sys_clk(sys_clk), .rst(rst), .start(start), .write_end(write_end), .cfg_data(cfg_data), .WR_en(WR_en), .init_end(init_end) ); SSCB_WR SSCB_WR_inst ( .sys_clk(sys_clk), .rst(rst), .WR_en(WR_en), .addr(cfg_data[23:8]), .ID(ID), .data(cfg_data[7:0]), .sda(sda_wr), .scl(scl_wr), .WR_end(write_end), .statue(statue_WR) ); SSCB_ID SSCB_ID_inst ( .sys_clk(sys_clk), .rst(rst), .read_en(read_en), .addr(rd_add), .ID(ID), .sda_rd(sda), .sda(sda_rd), .scl(scl_rd), .read_end(read_end), .Data_reg(Data_reg), .statue(statue_RD), .Cmd(Cmd) ); endmodule
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测试结果
该测试是将刚才写于的寄存器数据读出来判断是否一致（该寄存器地址为16‘h3808）
(5) 使用inout的注意事项
<1>inout只能用wire来赋值
<2>inout在赋值时，要使用三态逻辑门来赋值（也有其他的方法，但最好还是用这个），且赋值的内容必须包含高阻态。
<3>尽量不要在底层使用inout，不然会有一些警告。
<4>底层不要数据赋值为z
<5>规范使用inout，不然可能导致电路短路
以上几点，如果不遵循，可能编译通过了，但生成的电路会不满足你的设计要求。
三、摄像头数据读取
数据输出时序：
由于个人SDRAM设计原因，后续再补全
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