ISERDESE3和OSERDESE3的仿真分析

1，这是xilinx的器件内部的解串和串行的元件，首先看官方文档的描述：

2，在8bit模式下面，猜想模型的信号输出情况，看一下到底是符合解串，于是例化iserdes3模块，并且自行使用逻辑模拟，如下：

其中rx_clk的频率是clkdiv的频率4倍，刚好匹配8个bit位宽，可以知道每个字节的输出都是在clkdiv的上升沿之后，数据解串的低位在前高位在后，对比发现和xilinx自身的数据一致，仿真的结果如下：

3，接下来猜测4bit位宽情况，clkdiv的频率应当是rx_clk的四分之一，改动一下自己的代码：

虽然输出仍然有8bit位宽，实际上高四位是上一个周期的低四位移位而成，数据仍然是低位在前高位在后，对比两者的仿真结果果然一致，如下：

4,如果把IDDR_MODE属性设置为TRUE,结果仿真的输出就无法理解了，不知道是怎么采样的规律，如下：

5,下面同时例化oserdes3和iserdes3，学习oserdes3的使用原理，使用8bit位宽模式。

跟iserdes3一样，在8bit模式下，clk和clkdiv之间成4倍关系，并行数据输入D的时钟是8倍clkdiv的is_clk，模块串行输出连接到下级的iserdes3,得到如下的结果：

结论：从仿真的效果上来看，oserdes和iserdes的并行数据以clk_div的上升沿或下降沿采样，可以通过参数设置，串行数据使用clk双沿采样，因此只需要4倍clk_div的大小即可，虽然模块定义的是SDR模式，这里不明白呢。因此串行化之后的数据带宽达到8倍clkdiv的大小。