VerilogHDL语言实现组合逻辑电路_组合逻辑assign

VerilogHDL语言实现组合逻辑电路

组合逻辑电路：输出之与当前输入有关，与当前所处状态无关。

常用的组合电路有多路器、数据通路开关、加法器、乘法器等。

1.     assign语句实现组合逻辑

例1：assign语句实现加法器

wire a, b, c ;

assign c = a + b;        //加法器

实例实现的是一个简单的加法器，assign语句也可以实现较复杂的组合逻辑电路，例如2：assign实现选择器

wire a, b, c ;

wire ena ;

assign c = ena ? a : b;          //数据选择器

例3：assign实现8选1选择器

wire a0, a1, a2, a3, a4, a5, a6,a7,b ;

wire [2:0] addr ;

assign b =                //8选1数据选择器

              (addr== 3'd0) ? a0 : (addr == 3'd1) ? a1 :

              (addr== 3'd2) ? a2 : (addr == 3'd3) ? a3 :

              (addr== 3'd4) ? a4 : (addr == 3'd5) ? a5 :

              (addr== 3'd6) ? a6 : a7

              ;

使用assign语句描述组合逻辑电路时，格式为：

       assign 输出变量 =输入变量之间的运算结果；

 

2.     always 语句实现组合逻辑

例4：always实现加法器

wirea, b, c ;

always@ (a or b)                 //当a和b有变化时，触发加法器操作

       c = a + b ;

实例实现了一个加法器，如果需要实现一个数据选择器，如

例5：always实现选择器

wirea, b, c ;

wireena ;

always@ (a or b or ena)       //当a、 b ＆ ena有变化时，进行下面操作

       if(ena == 1'b0)

              c = a ;

       else

              c = b ;

例6：always实现8选1选择器

moduleselect8_1_always(

    input [7:0] sw,

    input [2:0] addr,

    output reg led

    );

       always @ (sw or addr)

              begin

                     case(addr)        //使用case语句实现8选1数据选择器

                            3'd0 : led = sw[0] ;

                            3'd1 : led = sw[1] ;

                            3'd2 : led = sw[2] ;

                            3'd3 : led = sw[3] ;

                            3'd4 : led = sw[4] ;

                            3'd5 : led = sw[5] ;

                            3'd6 : led = sw[6] ;

                            default : led =sw[7] ;

                     endcase

              end

endmodule

由于在always块中可以使用if、case等语句，所以对于复杂的组合逻辑，使用always语句进行描述显得层次更加清楚，可读性更强。使用格式如下：

always @ (敏感变量1 or敏感变量2…… or敏感变量N)

begin

      各种语句的组合；

end

 

其中的敏感变量包括所有的会引起输出变化的输入变量及相应的控制变量。另外，使用always语句描述组合逻辑电路时，应该使用堵塞式赋值，即“=”，而不是“<=”。