verilog多因素影响仲裁器设计_轮询仲裁器verilog

前三篇讲了固定优先级仲裁器的设计、轮询仲裁器的设计、权重轮询仲裁器设计：

Verilog固定优先级仲裁器——Fixed Priority Arbiter_weixin_42330305的博客-CSDN博客

Verilog轮询仲裁器设计——Round Robin Arbiter_verilog实现轮询_weixin_42330305的博客-CSDN博客

Verilog权重轮询仲裁器设计——Weighted Round Robin Arbiter_weixin_42330305的博客-CSDN博客

但是在实际应用中，影响轮询的因素可能有多种，简单的轮询无法实现，这就需要多因素影响的仲裁器。

一、轮询仲裁器的另一种实现方法

我们先来介绍与上面链接中不同的轮询仲裁的实现方式。

genvar i;
generate
	for(i=0;i<8;i=i+1)	begin:REQ_RR_PRI
        always@(*)	begin
			if(arb_rr_cur==i)
				req_rr_pri[i] = 3'd7;
			else if(arb_rr_cur>i)
				req_rr_pri[i] = arb_rr_cur - i - 3'd1;
			else
				req_rr_pri[i] = 3'd7 - i - arb_rr_cur;
		end
	end
endgenerate

每一个req都有一个排序值：req_rr_pri

arb_rr_cur表示上一次被serve的req的编号，当某个req被serve后，它的优先级转为最低

如图所示：

 

 之后比较req_rr_pri的值，最大的胜出

二、多种因素影响

假设每一个req同时伴随了一个qos值，在仲裁时，qos值大的需要优先被serve

那么我们比较的因素就不仅仅是req_rr_pri的值，而是qos和req_rr_pri合并后的值，即{qos_arb[i],req_rr_pri[i]}

一般情况下，轮询的比较优先级最低（想想为什么？）

三、完整代码示例

module multi_influenced_arb
(
input				clk,
input				reset_n,
input 	[7:0]		req,
input 	[8*4-1:0]	qos,
output 	[7:0]		grant
);
 
reg    	[2:0]	arb_rr_cur;
wire	[2:0]   arb_rr_nxt;
reg	   	[2:0]	req_rr_pri[7:0];
wire	[3:0]	qos_arb[7:0];
wire	[6:0]	arb_pri[7:0];
 
always @(posedge clk or negedge reset_n)
begin
  if(!reset_n)
    arb_rr_cur <= 4'b0;
  else if(|grant)
    arb_rr_cur <= arb_rr_nxt;
end
 
genvar i;
generate
	for(i=0;i<8;i=i+1)	begin:REQ_RR_PRI
		assign qos_arb[i] = qos[i*4+:4];
		
		always@(*)	begin
			if(arb_rr_cur==i)
				req_rr_pri[i] = 3'd7;
			else if(arb_rr_cur>i)
				req_rr_pri[i] = arb_rr_cur - i - 3'd1;
			else
				req_rr_pri[i] = 3'd7 - i - arb_rr_cur;
		end
		assign arb_pri[i] = {qos_arb[i],req_rr_pri[i]};
		if(i==7)	begin
			assign	grant[i] = 
			for(j=0;j<6;j=j+1)	begin
			    ((arb_pri[i] > arb_pri[j]) || (~req[j])) &&
            end
                ((arb_pri[7] > arb_pri[6]) || (~req[6]));			
		end
		else	begin
		    assign	grant[i] = 
			for(j=0;j<8;j=j+1)	begin
                if(i!=j)    begin
			        ((arb_pri[i] > arb_pri[j]) || (~req[j])) &&
                end
                    ((arb_pri[i] > arb_pri[7]) || (~req[7]));
            end
		end
						
	end
endgenerate
 
assign arb_rr_nxt[0] = grant[7] | grant[5] | grant[3] | grant[1];
assign arb_rr_nxt[1] = grant[7] | grant[6] | grant[3] | grant[2];
assign arb_rr_nxt[2] = grant[7] | grant[6] | grant[5] | grant[4];
 
endmodule

其中，第38-55行是各个req与除自己外的值相比较的过程，由于arb_pri的存在，保证了只有一个req会胜出。

arb_rr_nxt表示当前胜出的req的二进制编码，第58-60行是独热码转二进制码，原理见：

独热码转二进制码（含代码）_独热码到二进制码的转化_weixin_42330305的博客-CSDN博客