Vivado & Modelsim联合进行UVM仿真指南_vivado uvm

将Target simulator设为Modelsim Simulator。

 在下方的Compilation栏中，点击Verilog options右侧的…按钮，添加D:/Program_Files/ModelSim_2020.4/verilog_src/uvm-1.1d/src作为Verilog Include Files Search Paths，如下图所示。注意，D:/Program_Files/ModelSim_2020.4是我的Modelsim安装地址，Modelsim安装目录下就有对应的UVM库，这里选择verilog_src/uvm-1.1d/src。

 在modelsim.compile.vlog.more_options中，输入D:/Program_Files/ModelSim_2020.4/verilog_src/uvm-1.1d/src/uvm_pkg.sv。同样，D:/Program_Files/ModelSim_2020.4是我的Modelsim安装地址，Modelsim安装目录下就有verilog_src/uvm-1.1d/src/uvm_pkg.sv。

将Compilation栏切换为Simulation，在下方的modelsim.simulate.vsim.more_options中，输入-sv_lib D:/Program_Files/ModelSim_2020.4/uvm-1.1d/win64/uvm_dpi。，如下图所示。

在左上角Sources窗口中添加对应的设计文件和仿真文件，这里设计文件是dut.sv，仿真文件是top_tb.sv。

点击左侧Flow Navigator-->SIMULATION-->Run Simulation-->Run Behavior Simulation，运行行为级仿真。

在Modelsim的Transcript窗口中，可以看到相应输出，当然也可以查看信号波形，如下图所示。