FPGA学习笔记5 --verilog基础语法_fpga运算符±的优先级高于一切么

一、基础知识

1.逻辑值

逻辑0：表示低电平，等同于GND；
逻辑1：表示高电平，等同于VCC；
逻辑X：表示未知，可能是高电平，也可能是低电平；
逻辑Z：表示高阻态，没有激励信号，是一个悬空状态。

2.数字进制格式

数字进制格式：二进制(b)、八进制(o)、十进制(d)、十六进制(h)

二进制表示：4’b0101 表示4位二进制数字0101
二进制表示：4’d2 表示4位十进制数字2（二进制0010）
二进制表示：4’ha 表示4位十六进制数字a（二进制1010）

16’b1001_1010_1010_1001 = 16’h9AA9

注：没有注明位数和进制是系统默认为32’d，即： 100 = 32’d100 = 32’b0110_0100

3.标识符

定义模块名、端口名、信号名等。
标识符可以是任意一组字母、数字、$符号和_（下划线）符号的组合

注：标识符的第一个字符必须是字母或者下划线，标识符是区分大小写的

二、数据类型

在verilog语言中，主要由三大类数据类型：寄存器数据类型、线网数据类型和参数数据类型。
在数字电路中起作用的数据类型是寄存器数据类型和线网数据类型。

1.寄存器数据类型

//reg define
reg [31:0] delay_cnt;	//表示32位寄存器（reg：关键字 []：位宽 delay_cnt：寄存器名称）
reg key_reg;			//表示1位寄存器
1
2
3

1.寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器储存的值；
2.寄存器数据类型的关键字是reg，reg 类型数据的默认初始值为不定值x；
3.reg类型的数据只能在 always 语句和 initial 语句中被赋值
1）如果该语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器；
2）如果该语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线。

2.线网数据类型

//wire define
wire key_flag;			//表示1位线网类型变量
1
2

1.线网数据类型包括 wire 型和 tri 型，其中最常用的就是 wire 类型；
2.线网数据类型表示结构实体（例如门）之间的物理连线；
3.线网类型的变量不能储存值，它的值是由驱动它的元件所决定的；
4.驱动线网类型变量的元件有门、连续赋值语句、assign等；
5.如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即其值为z。

3.参数数据类型

代码如下（示例）：

//parameter define
parameter H_SYNC = 11'd41;		//行同步
parameter H_BACK = 11'd2;		//行显示后沿
parameter H_DISP = 11'd480;		//行有效数据
parameter H_FRONT = 11'd2;		//行显示前沿
parameter H_TOTAL = 11'd525;	//行扫描周期
1
2
3
4
5
6

1.参数其实就是一个常量，在 Verilog HDL 中用 parameter 定义常量；
2.我们可以一次定义多个参数，参数与参数之间需要用逗号隔开；
3.每个参数定义的右边必须是一个常数表达式；
4.参数型数据常用于定义状态机的状态、数据位宽和延迟大小等；
5.采用标识符来代表一个常量可以提高程序的可读性和可维护性；
6.在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。

三、运算符

Verilog中的操作符按照功能可以分为下述类型：

1. 算术运算符
2. 关系运算符
3. 逻辑运算符
4. 条件运算符
5. 位运算符
6. 移位运算符
7. 拼接运算符

1.算术运算符

2. 关系运算符

3. 逻辑运算符

4. 条件运算符

result = (a >= b) ? a : b;

5. 位运算符

6. 移位运算符

两种移位运算都用0来填补移出的空位。
左移时，位宽增加；右移时，位宽不变。
4’b1001 << 2 = 6’b100100;
4’b1001 >> 1 = 4’b0100;

7. 拼接运算符

c = { a, b[3:0] };

运算符的优先级