7系列和UltraScale系列的FPGA的IO、Bank_fpga bank分布图

关键内容提要：

分别介绍两个系列的的命名方式和IO bank分布。

（1） FPGA IO命名方式；

（3） FPGA的上电时序

FPGA的IO命名。FPGA芯片IO命名方式太多，管脚也多，让人感觉很乱。

首先，FPGA的IO物理命名规则，也就是我们做管脚约束时候的命名，芯片通常是长方体或者正方体，所以命名通常采用字母+数字组合的方式，从上到下是字母（A,B,C,D```），从左到右是数字(1,2,3```)，所以诸如：A13（见下图），就是图上标红的位置，这个是xilinx的一颗芯片示意图，其它厂商的FPGA芯片也类似。

其次，FPGA的功能命名规则。功能命名规则每个厂家都会自己的一套规则，但都大同小异，我们重点来讲述一下xilinx的命名（xilinx的文档是行业标杆，其它FPGA厂家的资料多多少少会参考xilinx）。通常xilinx 的功能命名格式为：IO_LXXY#/IO_XX。其中：

（1） IO代表用户IO；

（2） L代表差分，XX代表在当前BANK下的唯一标识号，Y=[P|N]表示LVDS信号的P或者N；

（3） #表示Bank号。

比如，我们的原理图中有一个IO的名字为：IO_L13P_T2_MRCC_12，那通过功能命名的规则我们就可以知道，这是一个用户IO,支持差分信号，是BANK12的第13对差分的P端口，与此同时它也是全局时钟网络输入管脚（MRCC是全局时钟网络）。

再次，什么是Bank。Bank是一组物理位置和特性相近的IO的总称，同一BANK的电压的基准是一致的，因此，通常如果我们需要各种不同标准的电压，可以通过给到BANK的电压基准不同的方式来实现多种电平标准的输入输出。通常封装越大，BANK数量也越多，可以支持电压标准也越多。如下图就是ZYNQ 7030的一个IO BANK分布图：

除了FPGA的用户IO外，还有很多其他的功能IO，如下载接口，模式选择接口，还有MRCC，也即我们前文讲到的全局时钟网络和局部时钟网路等。其中最值得关注的是FPGA的电源引脚，其中ZYNQ器件包含两套完全独立的供电系统，一套是嵌入式端的电源（PS），一套是逻辑端的电源（PL），两套供电系统完全独立，因此也没有先后上电的时序需求。如下：

通常包含的电压有：

(1) 内核电压，Vccpint和Vccint分别为PS的内核电压和PL的内容电压，内核电压的大小通常和工艺相关，如48nm XILINX器件的内核电压为1.2v,28nm的ZYNQ器件的内核电源为1.0v（通常电压都有一个范围，范围也和速度等级相关），当然，电压越低，在同样逻辑规模和主频下，对应的功耗也会越低。

(2) Vccpaux和Vccaux分别为PS和PL的辅助电压。在ZYNQ器件中为1.8v。

(3) Vccpll为内部锁相环供电电压。

(4) Vcc_mio0为PS的MIO0 BANK的基准电压，VCCO_DDR为PS端的DDR的电压，此电压通常和选择的DDR颗粒相关，如（DDR3,LDDR3等相对应的值就有所不同，这一部分我们都要在相关视频中做详细解读）。

(5) Vccon这部分就我们前面讲到的 PL 端的Bank基准。

对于纯逻辑的FPGA器件，由于没有PS端，因此相应的PS端供电就没有，只有PL端的供电，实现更简单。

最后，我们来聊聊FPGA的上电。和所有的器件一样，FPGA的上电遵循一定的上电逻辑，通常情况下SRAM结构（XILINX、Altera等都属于SRAM结构）的上电时间会比FLASH结构的（Microm,Actel等）上电时间要长。有些国产FPGA为了简化BOM成本（如安路半导体）不需要用户特别关注上电时序，用单电源供电，芯片内部控制上电时序。虽然不合理的上电时序有时候也能让FPGA正常工作，但不正常的上电或掉电过程有可能会造成瞬时电流过大，无法保证上电期间FPGAIO为三态，甚至损坏芯片，因此需要设计者特别关注上电时序。针对XILINX FPGA的上电通常需要遵循以下规则：

（1） 在PS端，Vccpint,Vccpaux,Vccpll一起上电，后启动PS的Vcco电源（Vcco_mio0,Vcco_mio1,Vcco_ddr），其中PS_POR_B在上电期间应保持低电平，直到内核，辅助电压，PLL电压和BANK的电压达到相应阈值。掉电的顺序和上电顺序保持一致。

（2） 在PL端，推荐的上电顺序依次为Vccint,Vccbram,Vccaux,Vccaux_io,Vcco。其中，如果Vccint和Vccbram是相同的电压，则可以采用同一电源供电，同时启动。Vccaux，Vccaux_io和Vcco为同一电压则亦可以采用同一电源，同时启动。

除此，在设计FPGA的原理图中要需要特别关注Serdes的供电（不同的厂家，甚至同一厂家不同的器件对Serdes都有不同的名称，如：GTH，GTX等等，但实质都是自同步的高速串行收发器，支持的速率有所差别），不使用的情况下需相应的悬空或者接地。

7系列 select IO简介

7系列的器件主要的bank有两种，一个是HPbank （high-performance） 一个是HRbank（high-range），HPbank可以支持更高速率的性能，但是电压最高只能到1.8V，HR能够提供更高的电压输出范围，最高能到3.3V但是性能不够。
7系列的芯片支持可编程的控制输出轻度和斜率，还有DCI实现片上的端接，以及产生内部参考电压，(HRbank不能够用DCI）。一般一个bank有50个pin管脚，其中有48个可以即支持单端也支持差分。
 

UltraScale

ultraScale 是xilinx的首个ASIC级架构，包括下一代的布线，类ASIC时钟，3D-on-3D IC和多核处理器SoC (MPSoC)技术

基于UltraScale架构的器件可提供各种I/O产品：高性能(HP)、高密度(HD)和高量程(HR) I/O bank。

HP I/O bank旨在满足高速存储器和其它芯片对芯片接口 （电压上限1.8V）的性能要求。

HR I/O bank旨在支持更广泛的I/O标准 （电压上限3.3V）。

HD I/O bank旨在支持低速接口。

但是并不是所有的器件都包含了这三种类型的接口，Zynq UltraScale+、Kintex UltraScale+和Virtex UltraScale+系列包含有HD和HPbank，Kintex UltraScale和Virtex UltraScale系列包含HR和HPbank

ultrascale 系列支持的是每个bank共有52个select IO 管脚，小型的HR bank包含26个select IO管脚，DCI功能同样只在HPbank上有，然后就是HP I/O bank中的DDR4标准和HP/HR I/O bank中的LVDS TX标准都可以使用预加重功能。I/O bank可以是高量程 (HR)或高性能(HP) I/O bank。这些管脚中最多有48个可以配置为24个差分信号管脚对，其信号标准适用于HR I/O bank或HP I/O bank。在本用户指南中，与每个单端管脚关联的逻辑称为位slice，对于_P管脚，差分管脚对称为主位 slice，对于_N管脚，称为从位slice。

SelectIO管脚可根据各种I/O标准 （包括单端和差分）进行配置。 •单端I/O标准包括LVCMOS、LVTTL、HSTL、SSTL、HSUL和POD等。 •差分I/O标准包括LVDS、Mini_LVDS、RSDS、PPDS、BLVDS、TMDS、SLVS、LVPECL、SUB_LVDS以及差分 HSTL、POD、HSUL和SSTL等。

有两个可用的PLL与同一I/O bank中的位slice相关联。每个PLL都具有与位slice的控制器的专用高速时钟连接，此  外还有两个额外输出，可用作为置于I/O bank覆盖的时钟区域中的逻辑的应用时钟。混合模式时钟管理器(MMCM)可  用作I/O bank中的位slice控制器和置于I/O bank所覆盖的时钟区域中的逻辑的时钟源， 但是MMCM也可以作为整个 FPGA中I/O bank和逻辑的时钟源。

每个bank被细分为4个字节组，每个组包含13个I/O管脚，如图2-1所示。每个字节组被进一步细分为2个半字节  组，两个中央字节组 （1和2）各都包含支持四字节时钟(QBC)和全局时钟(GC)功能的时钟输入管脚或管脚对。QBC管脚  可在布局到的半字节组或字节组中用作为捕获时钟输入，但它们也可以通过专用时钟基干向I/O bank中的所有其它半  字节组和字节组提供捕获时钟。GC管脚是可以驱动MMCM和/或PLL原语的时钟输入。其中一些具有时钟功能的输入  具有双重功能- QBC和GC。上字节组和下字节组各含支持专用字节时钟(DBC)功能的时钟输入管脚 （管脚对） ，这些  输入管脚或管脚对可用于字节组内部时控，但不能将捕获时钟驱动到I/O bank中的其它字节组，也不能驱动I/O bank 中的MMCM或PLL

HD bank
 

高密度(HD) I/O bank属于SelectIO资源，旨在支持电压范围介于1.2V到3.3V之间的各种I/O标准。HD I/O专为单端  电压参考伪差分I/O标准而经过最优化，支持以最高250 Mb/s的数据率运行。此外还可对真差分输入 （含外部终端）  提供有限支持，以支持LVDS和LVPECL时钟输入。HD I/O还包含接口逻辑，包括寄存器和静态延迟线，用于支持异步  接口、系统同步接口和基于时钟的源同步接口。