LL-verilog 1000HZ分频为1HZ使用三个十位计数器合成_1000mhz时钟分频1hz

使用三个十进制实现千进制计数并分频
module top_module (
input clk,
input reset,
output OneHertz,
output [2:0] c_enable
); //

wire [9:0] q1,q2,q3;
//三个十位计数器
bcdcount counter0 (clk, reset, c_enable[0],q1);
bcdcount counter1 (clk, reset, c_enable[1],q2);
bcdcount counter2 (clk, reset, c_enable[2],q3);

assign c_enable = { (q1==9 && q2==9) , q1==9 , 1'b1 };
assign OneHertz = q1==9 && q2==9 && q3==9;
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endmodule