2021-05-24《复杂数字电路与系统的Verilog HDL设计技术》

阅读《复杂数字电路与系统的Verilog HDL设计技术》看到的一些似懂非懂的内容，在这里汇总一下。 

（以前忘发了，不在草稿箱吃灰了

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第一章VerilogHDL设计方法概述

1. P5 软核，固核和硬核
   软核：功能得到验证的，可综合的，实现后电路结构总门数在5000门以上的VerilogHDL模型
   固核：在某一现场可编程门阵列（FPGA）器件上实现的，经验证是正确的，总门数在5000门以上电路结构编码文件
   硬核：在某一种专用半导体集成电路工艺的（ASIC）器件上实现的，经验证是正确的，总门数在5000门以上的电路结构掩膜​​​​​​

2. P5自顶向下设计的基本概念
   从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的元件来实现为止。
   自顶向下的设计过程中，在每一层次划分时都要对某些目标作优化。

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第二章 VerilogHDL的基本语法

1. P9 Verilog模型
   Verilog模型可以是实际电路的不同级别的抽象。
   (1)系统级(system-level)：用高级语言结构实现设计模块外部性能的模型；
   (2)算法级(algorithem-level)：用高级语言结构实现设计算法的模型；
   (3)RTL级(Register Transfer Level)：描述数据在寄存器之间流动和如何处理这些数据的模型；
   (4)门级(gate-level)：描述逻辑门以及逻辑门之间连接的模型；
   (5)开关级(switch-level)：描述器件中三极管和储存节点以及它们之间连接的模型。
2. P11 简单介绍
   Verilog由模块构成，每个模块都是嵌在module 和endmodule两个语句之间
   模块：端口定义， 说明输入、输出口， 对模块功能进行行为逻辑描述
   除了endmodule语句，每个语句都要有；结束
   注释： //···········      /*··········*/
3. P12逻辑功能定义
   assign声明
   用实例元件   如：and   and_inst(q,a,b)
   always块  描述时序逻辑
                  不同逻辑功能模块之间是并行的

4. 数据类型
   整数表达方式：<位宽><进制><数字>

5. 参数parameter  定义符号常量
   常用于定义延迟时间和变量宽度
   改变参数的方法#（改变后的值）或defparam命令

6. 变量
   wire型:常用来表示以assign关键字指定的组合逻辑信号
   reg型：常用来表示always模块内的指定信号，常代表触发器
   memory型：通过扩展reg型数据的地址范围来生成的：reg[n-1:0]  存储器名[m-1:0]