Xilinx的ROM的IP核使用（以vivado为例）_如何对ip核例化

        利用 ROM可以进行DDS（直接频率合成），也可以产生需要的信号，可以存入低频率的正弦波形文件，然后通过改变频率控制字来改变输出频率。

        以产生线性调频信号为例，把线性调频信号存入ROM中，然后周期性产生线性调频信号。

        这里主要是说明一下ROM的用法，实际产生线性调频信号是通过存正弦波形，然后控制频率控制字来实现。

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ROM IP核的配置：

首先添加ROM IP核，如下所示，找到Block Memory Generator，双击打开 

然后后修改IP核的名字，将存储器的类型改为"Single Port ROM"

         配置数据的位宽和数据的深度，数据的位宽是存储数据的定点数有多少个比特表示，深度是数据的数量。使能类型改为"Always Enabled"

        接下来就导入存储波形数据coe文件,选中"Load lnit File" ，然后导入coe文件。至于coe文件的产生可以 参考这篇文章。

用matlab产生FPGA（Xilinx）下产生ROM所需数据的.coe文件https://blog.csdn.net/QUACK_G/article/details/124132014?spm=1001.2014.3001.5502

 下面是对配置的总结，首先是资源利用，然后是延迟时间，延迟了两个时钟，最后表示用了8根地址线。

 

导入coe文件成功后就可以点击OK，产生ip核。 

 IP核的例化

在IP Sources中可以看到生成的IP核，打开.veo文件

 在打开的.veo文件的最下方可以看到IP核的例化例子，可以按照这个例子来进行例化IP核

 

         然后按照上述的例子进行例化IP核，这里的数据位宽为14位，深度为256。

module lfm_i_out(
    input          clk,
    input          reset,     //高电平复位
    output  [13:0] singal_out
    );
 
    reg [7:0] addr=0;                            //rom 数据地址
    always@ (posedge clk )
     begin 
        if (reset)
            addr <= 0;                                  //复位地址清零
        else 
            addr <= addr + 1;                           //地址自增
     end 
    lmf_i  your_lmf_i (
        .clka(clk),    // input wire clka
        .addra(addr),  // input wire [7 : 0] addra
        .douta(singal_out)  // output wire [13 : 0] douta
        );
 
endmodule

进行仿真后，得到如下的仿真图，周期性产生线性调频信号。

同时与ROM内的数据比较可以看出，数据延时了两个时钟产生，