【JESD79-5之】4 DDR5 SDRAM命令描述和操作-40(Duty Cycle Adjuster (DCA))

4.40 占空比调节(DCA)

DDR5 SDRAM支持模式寄存器可调整的DCA，以允许内存控制器调整DRAM内部生成的DQS时钟树和DQ占空比，以补偿所有DQS和DQ的系统占空比误差。
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DQS DCA位于DQS时钟树或等效位置之前。DCA要求处于锁定的DLL状态，并且会影响以下操作期间的DQS和DQ占空比：
- 读取操作
- 读取前导训练
- 读取训练模式
- 模式寄存器读取
控制器可以通过所有DCA模式寄存器来调整占空比，并可以以多种不同的方式确定DCA的最佳模式寄存器设置。
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例如，在4相钟内部时钟的情况下，由于QCLK（90˚）/IBCLK（180˚）/QBCLK（270˚）是基于ICLK（0˚）进行调整的，控制器可以首先确认第一个BL与ICLK（0˚）同步，然后执行完整的DCA训练操作，该操作需要具有偶数个MRR（或读取） - MRR（或读取）时序，以避免混淆第一个BL是与ICLK（0˚）同步还是与IBCLK（180˚）同步。
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4.40.1 占空比调节范围

全局的DCA步长范围为-7到+7，如MR43和MR44所定义的。由于通过改变DCA代码而导致的占空比变化不是线性的，因此无法定义实际的步长大小。
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4.40.2 DCA码变化和单/双相内部时钟/DQS时序之间的关系

在单/双相时钟方案中使用DQS时钟树的情况下，根据DCA代码控制的内部时钟，可以直接调整每个设备的所有DQS的占空比。注意，通过DCA代码更改不会改变tDQSCK。
使用2相时钟方案时，0°时钟的上升沿是参考边沿，而180°时钟是基于0°时钟进行调整的。0°时钟的上升沿用于偶数突发位数据，而180°时钟的上升沿用于奇数突发位数据。
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全局DCA调整使用“DCA for single/two-phase clock(s)”模式寄存器位MR43:OP[3:0]。正向的DCA调整会导致更大的占空比比例，而负向的DCA调整会导致更小的占空比比例。
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除了全局DCA调整外，每个引脚的DCA调整允许额外的步长范围为-3到+3，针对每个DQS/DQ信号。2相时钟每引脚DCA调整使用MR103 (DQSL_t)、MR105 (DQSL_c)、MR107 (DQSU_t)、MR109 (DQSU_c)、MR133 (DQL0)、MR141 (DQL1)、...、MR253 (DQU7) 的OP位[3,1:0]。每引脚DCA调整是与全局DCA调整相加的，如表374所示。
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和全局DCA调整一样，每引脚DCA调整的实际步长大小无法定义，因为通过改变DCA代码而导致的占空比变化不是线性的，然而每引脚DCA调整的步长大致与全局DCA调整相同。
与IBCLK和QBCLK相关的模式寄存器OP位可能不被支持2相时钟方案的DRAM所使用。
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4.40.3 DCA码变化和4相内部时钟/DQS时序之间的关系

如果使用4相时钟方案的DQS时钟树，由于内部的4相时钟可以由DCA代码独立控制，每个设备的所有DQS的偶数和奇数占空比比例可以分别进行调整。
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4.40.4 DCA码变化和DQS输出/DQS时序之间的关系

DQS的DCA代码更改对DQ输出的影响如下所示。DQS_t的上升沿影响偶数数据输出。DQS_t的下降沿影响奇数数据输出的下降沿。
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