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2.从制造工艺来看，1980年采用4μ的N沟道MOS工艺，而现在则普遍采用亚微米CMOS工艺。

3.从封装工艺来看，DSP芯片的引脚数量从1980年的最多64个增加到现在的200个以上，引脚数量的增加，意味着结构灵活性的增加。

此外，DSP芯片的发展，是DSP系统的成本、体积、重量和功耗都有很大程度的下降。

三、DSP芯片的类型

\1. 根据基础特性

根据DSP芯片的工作时钟和指令类型来分类的。如果DSP芯片在某时钟频率范围内的任何频率上能正常工作，除计算速度有变化外，没有性能的下降，这类DSP芯片一般称之为静态DSP芯片。如果有两种或两种以上的DSP芯片,它们的指令集和相应的机器代码机管脚结构相互兼容,则这类DSP芯片称之为一致性的DSP芯片。

\2. 根据数据格式

数据以定点格式工作的DSP芯片称之为定点DSP芯片。以浮点格式工作的称为浮点DSP芯片。不同的浮点DSP芯片所采用的浮点格式不完全一样，有的DSP芯片采用自定义的浮点格式，有的DSP芯片则采用IEEE的标准浮点格式。

\3. 根据用途

可分为通用型DSP芯片和专用型的DSP芯片。通用型DSP芯片适合普通的DSP应用，如TI公司的一系列DSP芯片。专用型DSP芯片市为特定的DSP运算而设计，更适合特殊的运算，如数字滤波，卷积和FFT等。

四、DSP芯片的基本结构

DSP芯片的基本结构包括：

（1）哈佛结构；

（2）流水线操作；

（3）专用的硬件乘法器；

（4）特殊的DSP指令；

（5）快速的指令周期。

哈佛结构

哈佛结构的主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址，独立访问。与两个存储器相对应的是系统中设置了程序总线和数据总线，从而使数据的吞吐率提高了一倍。由于程序和存储器在两个分开的空间中，因此取指和执行能完全重叠。

流水线与哈佛结构相关，DSP芯片广泛采用流水线以减少指令执行的时间，从而增强了处理器的处理能力。处理器可以并行处理二到四条指令，每条指令处于流水线的不同阶段。

专用的硬件乘法器

乘法速度越快，DSP处理器的性能越高。由于具有专用的应用乘法器，乘法可在一个指令周期内完成。

特殊的DSP指令DSP芯片是采用特殊的指令。

快速的指令周期哈佛结构、流水线操作、专用的硬件乘法器、特殊的DSP指令再加上集成电路的优化设计可使DSP芯片的指令周期在200ns以下。

TMS320F28335 嵌入式DSP内部结构框图：

TMS320F28335 嵌入式DSP 来自网上 侵删

SEED-DEC28335主要集成了150M系统时钟的DSP、64K x 16 位的片外SRAM、16 路片内12 位A/D、12 路PWM、2 路UART、1 路CAN、一路高速USB、片外4 通道12-位D/A 和串行EEPROM+RTC 实时时钟等外设。这样使其能够应用在电机、电力等工业控制领域。

五、如何选择DSP芯片

一般来说，我们选择DSP芯片时，需要考虑如下因素：

TI系列推荐：

如果用于控制，主要是选择TMS320C2000系列；

如果用于通信，主要是选择TMS320C5000系列；

如果用于图像处理，那就选择6000系列。

具体指标：

1.运算速度。运算速度是芯片的一个最重要的性能指标，也是选择芯片时所需要考虑的一个主要因素。运算速度可以用以下几种性能指标来衡量：

（1） 指令周期。就是执行一条指令所需要的时间，通常以纳秒（ns）为单位。

（2） MAC时间。即一次乘法加上一次加法的时间。

（3） FFT执行时间。即运行一个N点FFT程序所需的时间。

（4） MIPS。即每秒执行百万条指令。

（5） MOPS。即每秒执行百万次操作。

（6） MFLOPS。即每秒执行百万次浮点操作。

（7） BOPS。即每秒执行十亿次操作。

2.价格。根据实际应用，确定一个价格适中的芯片。

3.硬件资源。

4.运算速度。

5.开发工具。

6.功耗。

另外还要考虑一些其它的因素，如封装的形式等等。

DSP应用系统的运算量是确定选用处理能力多大的DSP芯片的基础。确定一个DSP系统的运算量以选择DSP芯片的方法：

1． 按样点处理

就是DSP算法对每一个输入样点循环一次。比如：设计一个采用LMS算法的256抽头的自适应FIR滤波器，假定每个抽头的计算需要3个MAC周期，则256抽头计算需要256*3=768个MAC周期。如果采样频率为8KHz，即样点之间的间隔为125μs的时间，DSP芯片的MAC周期为200μs，则768个周期需要153.6μs的时间，显然无法实时处理，需要选用速度更快的芯片。

2． 按帧处理

有些数字信号处理算法不是每个输入样点循环一次，而是每隔一定的时间间隔（通常称为帧）循环一次。所以选择DSP芯片应该比较一帧内DSP芯片的处理能力和DSP算法的运算量。假设DSP芯片的指令周期为P（ns），一帧的时间为⊿τ（ns），则该DSP芯片在一帧内所提供的最大运算量为⊿τ/ P 条指令。

六、DSP系统

三大特色：强大数据处理能力、数字信号处理的实时性和高运行速度，最值得称道。一般具有如下的一些主要特点：

（1） 在一个指令周期内可完成一次乘法和一次加法。

（2） 程序和数据空间分开，可以同时访问指令和数据。

（3） 片内具有快速RAM，通常可通过独立的数据总线在两块中同时访问。

（4） 具有低开销或无开销循环及跳转的硬件支持。

（5） 快速的中断处理和硬件I/O支持。

（6） 具有在单周期内操作的多个硬件地址产生器。

（7） 可以并行执行多个操作。

（8） 支持流水线操作，使取指、译码和执行等操作可以重叠执行。

与通用微处理器相比，DSP芯片的其他通用功能相对较弱些。

数字信号处理系统是以数字信号处理为基础，因此具有数字处理的全部特点：

（1） 接口方便。DSP系统与其它以现代数字技术为基础的系统或设备都是相互兼容，这样的系统接口以实现某种功能要比模拟系统与这些系统接口要容易的多。

（2） 编程方便。DSP系统种的可编程DSP芯片可使设计人员在开发过程中灵活方便地对软件进行修改和升级。

（3） 稳定性好。DSP系统以数字处理为基础，受环境温度以及噪声的影响较小，可靠性高。

（4） 精度高。16位数字系统可以达到的精度。

（5） 可重复性好。模拟系统的性能受元器件参数性能变化比较大，而数字系统基本上不受影响，因此数字系统便于测试，调试和大规模生产。

（6） 集成方便。DSP系统中的数字部件有高度的规范性，便于大规模集成。

目前广泛应用的是TMS320F28335芯片系列。

DSP芯片实例TMS320C542：

TMS320C542属于TI公司C5000系列。C5000系列具有以下特点:

·改进的哈佛结构,包含一条程序总线,三条数据总线和四条地址总线

·高度并行的CPU和针对应用优化的硬件

·针对算法和高级语言优化的指令集

·先进的IC技术使其既高性能又低功耗。

C5000系列DSP微处理器内部结构功能框图，如图1所示。包括：40bit算数逻辑单元(ALU)；2个40bit累加器A和B；17×17bit乘加单元、40bitMAC ，可作64级FIR运算而不必考虑溢出；计算、选择、存储单元(CCSU)，特别适合Viterbi等算法；40bit桶型移位寄存器；片上双存取RAM，每机器周期可存取两次；片上单存取RAM，可同时访问两块片上存储区；片上外围接口，包括串口、定时器、PLL、HPI接口等。

TMS320C542自身特点如下:

·25ns单周期定点指令执行时间，5V供电

·10K Words16bit 片上双存取RAM

·64K Words程序，64K Words数据，64K Words I/O存储空间

·2K Words HPI接口，可通过此接口方便地与主设备进行信息交换，主设备也可通过此接口下载DSP程序

·一个自动缓冲的串口和一个TDM串口，且都可用作标准同步串口

此外，C5000系列DSP可使用JTAG接口进行调试，可完全控制DSP上的所有资源，使用方便可靠。

学习指导

一本非常好用的DSP教材：手把手教你学DSP。

这本书以TMS320X281x的开发为主线，介绍与DSP开发相关的知识：DSP开发环境的搭建、新工程的建立、CCS6.0的使用、CMD文件的编写、硬件电路的设计、存储器的映像、三级中断系统以及TMS320X281X各个外设模块的功能和使用。

每部分内容都有应用实例，并手把手地讲解例程的编写过程。所有代码都标注有详细的中文注释，为读者快速熟悉并掌握DSP的开发方法和技巧提供了方便。

基于CCS6.0，生活化语言，浅显易懂，深入浅出，非常适合新手学习。

出版社： 北京航空航天大学出版社 出版时间：2019-02-01

第1章如何开始DSP的学习和开发
第2章TMS320X2812的结构、资源及性能
第3章TMS320X281x的硬件设计
第4章创建一个新工程
第5章CCS的常用操作
第6章使用C语言操作DSP的寄存器
第7章存储器的结构、映像及CMD文件的编写
第8章X281x的时钟和系统控制
第9章通用输入/输出多路复用器GPIO
第10章CPU定时器
第11章X2812的中断系统
第12章事件管理器EV
第13章模/数转换器ADC
第14章串行通信接口SCI
第15章串行外设接口SPI
第16章增强型控制器局域网通信接口eCAN
第17章基于HDSPSuper2812的开发实例

B站上 手把手教你学DSP视频教程DSP281X

参考

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已剪辑自: https://dongka.github.io/2018/11/17/cpu/arm体系架构的发展/

ARM体系架构的发展

本文将从以下几点去展开介绍arm体系架构的发展：

1. 指令集架构
2. arm公司的发展历史以及授权模式
3. arm的体系架构

arm公司的发展历史

arm的发展历程在此文章讲的非常详细，故不再赘述一文带你了解ARM的发展历程

arm授权模式

在传统PC领域，半导体有两种路子可以走，一种是Intel这种，从头到尾一条龙，架构和芯片设计，生产一律不靠任何人； 这样做需要极其雄厚，全方位的实力做保障，得有钱，有人，有技术，在半导体技术日益复杂的今天，能这么做屈指可数；好处就是利润率比较高，想卖多少钱就多少；当然技术上得做到领先甚至于垄断的地位优势才比较明显；

另外一种则无工厂模式（Fabless）,NVIDIA,AMD,这类企业都是自己设计芯片，制造交给代工厂，比如台积电，联电，GlobalFoundries,三星电子。好处很明显，负担轻，但是在半导体这种工艺在功耗与性能中扮演重要角色的行业，你设计出来的是否能设计出来，怎么设计出来，很大程度看代工厂的能耐；幸好这些代工厂也十分给力，不断的逼近物理极限；使得AMD最近也能慢慢的赶上挤牙膏的Intel;

arm就不一样了，它不制造，不销售芯片，只是自己设计IP,包括指令集，微处理器，GPU,总线，然后谁要的话就买arm的授权；授权模式分为此三种：

处理器授权

ARM设计好一颗CPU或者GPU，armv7架构对应的IP为Cortex-A5/A7/A9/A12/A15/A17这几个核心架构，对应armv8-A就有Cortext-A35/A53/A57/A72/A73;ARMv8.2A指令集：Cortext-A55/A75;然后授权卖给伙伴，买下它们后，只能按照图纸实现，能发挥的不多，如何实现就比较随便，如配置哪些模块，几个核心，多少缓存，多高频率，什么工艺，谁来代工等等；

如果想优化，但是技术有限，那么可以买arm的处理器优化包/物理IP包授权（POP）
如果只是想更快速搞出产品，那么更干脆了，arm已经帮你制定好代工厂处理器类型和工艺了；
代表商家有联发科，展讯，联芯，全志，瑞芯微，炬力等；这些设计公司获得的是软核或者这点硬核授权，通过购买的CPU核，与GPU核，以及通过一定的流程，集成出SOC；

购买处理器授权的本质上就大同小异了，可以做出差异化的只能在一些IP上做出差异化；

架构/指令授权

这种授权方式价格比较贵，为防止碎片化的情况出现还有可能处于技术上的保护，arm禁止对指令集进行修改或者添加，但其他公司是否确切遵守了，这个就不得而知了；总之这种授权需要具有非常强的技术实力，也不过15家，如我们熟知的高通，苹果，三星，华为等公司；

除了版税，那些购买了arm IP授权的，还需要为每一个芯片支付版税；

在这里有些问题就应该提出来思考了，为什么都是arm的指令集，苹果的芯片却可以吊打现在的Android厂商的芯片呢？评价CPU性能指标在以下几个方面：

一：指令集宽度（ISSUE）6

二：乱序指令执行缓冲区（Recorder Buffer）（192）

三：内存加载延迟（Load Latency）:4

四：分支预测错误代价（Misprediction Penalty）:16(一般介于14~19)

不得不说，苹果很早就开始布局CPU的设计之路，具有极强的芯片设计能力，在厂家都是基于arm的公版进行设计，苹果就已经通过购买arm指令集，然后进行自己的CPU设计，在14年的时候A7处理器，作为第一个ARM 64位CPU商用，而且将指令集宽度位6，作为对比arm目前的指令集为3；由于封闭式的开发，不像高通，需要考虑各个厂家的需求和成本，苹果有更高的溢价能力，可以用面积去换取性能与功耗，并根据自己的系统去做定制化；

指令集架构（ISA）

CPU执行计算任务时都需要遵从一定的规范，程序在被执行时都需要先翻译成CPU可以理解的语言。这种规范就是指令集**（ISA，Intruction Set Architecrure）;**

例如以下的机器码：1110 0001 1010 0000 0010 0000 0000 0001

比如有个CPU定位1110 0001就是ADD指令，1010 0000对应的是存储数据的寄存器R2；0010 0000对应的寄存器R0;
0000 0001对应是寄存器R1,故意思可以是ADD R2 R0 R1,将R0,R1的值加起来放到R2；指令集就是定义一套约定俗成的CPU运行规则，对于编程人员，面对的汇编指令；而对于CPU来说，就是怎么去理解这段二进制码，不同的CPU对这段二进制代码不同，故就有了不同的指令集架构；

指令集一般分为两种：精简指令集（RISC:reduced instruction set computer)和复杂指令集（CISC：Complex Instrution Set Computer）,以洗衣机洗衣服为例，RISC架构为，加水->漂洗->风干；而复杂指令集则可以发出洗衣服的指令，从而让洗衣机自动帮忙做这一整套的流程；CISC可以通过一条复杂的指令来完成许多事情，性能在处理复杂的任务时，会比RISC更为高效；但随之而来的是面积和功耗的提升；基于2/8理论，程序大部分时间（80%）都是在做重复而简单的事情；所以RISC架构就应运而生，更为精简的指令，将任务更多的放在了编译器这块，通过复杂的指令转化成简单指令的组合，在一定程度上增加了代码量，但使其大部分场合能比CISC取得更小的面积和功耗；

采用精简指令集的微处理，常见为ARM,MIPS，Power Architecture(包括PowerPC,PowerXCell),SPARC，RISC-V等而采用CISC则为X86和AMD

至于arm为代表RISC架构与以X86为代表的CISC之间的优劣比较还有是否存在替代一说，笔者认为，不会，而且从目前的发展来看，已经出现了你中有我，我中有你的局面；
更进一步的探讨可以看下知乎上关于精简指令集与负杂指令集的讨论,我也很赞同其中一个答主的观点，这已经不是个技术问题了，而是一个商业的问题

总结完RISC和CISC之间的关系，再讲讲基于RISC阵营里面的ARM和最近比较火热的RISC-V，arm大家都熟悉，而RISC-V又是个什么东西呢？

RISC-V是加州大学伯克利分校的开源指令集，由计算机架构的宗师级任务David Patterson领衔打造，通过将核心指令集以及
关键IP开源，意图改变半导体生态；详细的可以看这篇文档；名家专栏丨一文看懂RISC-V

总结如下：RISC-V具有以下优点：1.可模块化配置的指令集。 2.支持可扩展的指令集 3.一套指令集支持所有架构，基本指令集仅40余条指令，以此为共用基础，加上其他常用模块子集指令总指令集也仅几十条 4.硬件设计和编译器非常简单

笔者认为，RISC-V目前作为一个像linux看齐的硬件开源组织，linux之所以能健康长足发展，在于社区成千上万的内核爱好者的不断贡献，使得linux能够蓬勃发展；而硬件则不同，在这动辄上百万的流片费的无数摆在硬件设计者面前的坎，是否会有公司或者团体愿意将自己用血与泪验证的IP，贡献到社区，如果没有做到这一点，即将面临由于厂家扩展指令不同的碎片化问题解决，还有RISC-V后面的长足发展，将付之空谈；这样RISC-V架构只能作为几个大厂找到的低廉的替代arm方案的选择，而无法真正做到普惠；

arm的体系架构

时间 架构 主要更新

ARM架构发展图：

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-KLo8uaGM-1666278819947)(http://yoursite.com/2018/11/17/cpu/arm%E4%BD%93%E7%B3%BB%E6%9E%B6%E6%9E%84%E7%9A%84%E5%8F%91%E5%B1%95/arm_develop.png)]

arm体系的CPU工作模式：

1.用户模式(usr):正常的程序执行状态
2.快速中断模式（fiq）:用于支持高速数据传输或者通道处理
3.中断模式（irq）:用于普通中断处理
4.管理模式（svc）:操作系统使用的保护模式
5.系统模式（sys）:运行具有特权的操作系统的任务；
6.数据访问终止模式（abt）:数据或指令与预取终止时进入该模式
7.未定义指令终止模式（und）:未定义的指令执行时进入该模式；

linux如何从用户态进入内核态
分为两种：主动式和被动式、

1.主动式：就是linux用户在（ARM在用户模式下）工作，通过发起用户态程序发起命令请求，ARM响应进入特权模式进而Linux切入内核态，就是系统调用；系统调用可被堪称一个内核与用户空间程序交互的接口；把用户进程的请求传达 给内核，待内核把请求处理完毕后再将处理结果送回给用户空间；
系统调用的主要用途：

一：控制硬件-系统调用往往作为硬件资源和用户空间的抽象接口，比如读写文件用到的write/read调用

二：设置系统状态或读取内核数据；

2.被动式：就是Linux在用户态（ARM在用户模式）工作，没有主动发起请求，而被动地进入内核态，包括硬件中断和程序异常；

参考资料：

arm汇编基础教程

给开源架构泼泼冷水

ARMv8-a

ARM介绍1：发展史
ARM介绍2：授权模式

ARMV8

从arm到三星，苹果是如何走向自研芯片的

一样是ARM架构，为何苹果处理器效能就是压下其他人
浅析arm的异常，中断和arm工作模式的联系

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如何零基础入门FPGA？这篇文章让你吃透！

已剪辑自: https://www.eet-china.com/mp/a124380.html

1. 看代码，建模型

只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样的功能电路。

2. 用数学思维来简化设计逻辑

学习FPGA不仅逻辑思维很重要，好的数学思维也能让你的设计化繁为简，所以啊，那些看见高数就头疼的童鞋需要重视一下这门课哦。举个简单的例子，比如有两个32bit的数据X[31:0]与Y[31:0]相乘。

当然，无论Altera还是Xilinx都有现成的乘法器IP核可以调用，这也是最简单的方法，但是两个32bit的乘法器将耗费大量的资源。那么有没有节省资源，又不太复杂的方式来实现呢？我们可以稍做修改：

将X[31:0]拆成两部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，则X1左移16位后与X2相加可以得到X；同样将Y[31:0]拆成两部分Y1[15:0]和Y2[15:0]，令 Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]，则Y1左移16位后与Y2相加可以得到Y，则X与Y的相乘可以转化为X1和X2 分别与Y1和Y2相乘，这样一个32bit32bit的乘法运算转换成了四个16bit16bit的乘法运算和三个32bit的加法运算。转换后的占用资源将会减少很多，有兴趣的童鞋，不妨综合一下看看，看看两者差多少。

3. 时钟与触发器的关系

“时钟是时序电路的控制者”这句话太经典了，可以说是FPGA设计的圣言。FPGA的设计主要是以时序电路为主，因为组合逻辑电路再怎么复杂也变不出太多花样，理解起来也不没太多困难。

但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟就是整个电路的控制者，控制不好，电路功能就会混乱。

打个比方，时钟就相当于人体的心脏，它每一次的跳动就是触发一个 CLK，向身体的各个器官供血，维持着机体的正常运作，每一个器官体统正常工作少不了组织细胞的构成，那么触发器就可以比作基本单元组织细胞。

时序逻辑电路的时钟是控制时序逻辑电路状态转换的“发动机”，没有它时序逻辑电路就不能正常工作。

因为时序逻辑电路主要是利用触发器存储电路的状态，而触发器状态变换需要时钟的上升或下降沿，由此可见时钟在时序电路中的核心作用。

最后简单说一下体会吧，归结起来就是多实践、多思考、多问。实践出真知，看100遍别人的方案不如自己去实践一下。实践的动力一方面来自兴趣，一方面来自压力。有需求会容易形成压力，也就是说最好能在实际的项目开发中锻炼，而不是为了学习而学习。

02

为什么你会觉得FPGA难学？

不熟悉FPGA的内部结构

FPGA为什么是可以编程的？

恐怕很多初学者不知道，他们也不想知道。

因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。

软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。

拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内部结构，要想学会FPGA 恐怕是天方夜谭。

那么FPGA为什么是可以“编程”的呢？首先来了解一下什么叫“程”。

启示 “程”只不过是一堆具有一定含义的01编码而已。

编程，其实就是编写这些01编码。只不过我们现在有了很多开发工具运算或者是其它操作。

所以软件是一条一条的，通常都不是直接编写这些01编码，而是以高级语言的形式来编写，最后由开发工具转换为这种01编码而已。

对于软件编程而言，处理器会有一个专门的译码电路逐条把这些01编码翻译为各种控制信号，然后控制其内部的电路完成一个个的读，因为软件的操作是一步一步完成的。

而FPGA的可编程，本质也是依靠这些01编码实现其功能的改变，但不同的是FPGA之所以可以完成不同的功能，不是依靠像软件那样将01编码翻译出来再去控制一个运算电路，FPGA里面没有这些东西。

FPGA内部主要三块：可编程的逻辑单元、可编程的连线和可编程的IO模块。

其基本结构某种存储器(SRAM、 FLASH等)制成的4输入或6输入1输出地“真值表”加上一个D触发器构成。

任何一个4输入1输出组合逻辑电路，都有一张对应的“真值表”，同样的如果用这么一个存储器制成的4输入1输出地“真值表”，只需要修改其“真值表”内部值就可以等效出任意4输入1输出的组合逻辑，这些“真值表”内部值就是那些01编码。

如果要实现时序逻辑电路怎么办？任何的时序逻辑都可以转换为组合逻辑+D触发器来完成。但这毕竟只实现了4输入1输出的逻辑电路而已，通常逻辑电路的规模那是相当的大。

3.1 可编程连线

那怎么办呢？这个时候就需要用到可编程连线了。在这些连线上有很多用存储器控制的链接点，通过改写对应存储器的值就可以确定哪些线是连上的而哪些线是断开的。这就可以把很多可编程逻辑单元组合起来形成大型的逻辑电路。

3.2 可编程的IO

任何芯片都必然有输入引脚和输出引脚。有可编程的IO可以任意的定义某个非专用引脚(FPGA中有专门的非用户可使用的测试、下载用引脚)为输入还是输出，还可以对IO的电平标准进行设置。

总归一句话，FPGA之所以可编程是因为可以通过特殊的01代码制作成一张张 “真值表”，并将这些“真值表”组合起来以实现大规模的逻辑功能。

不了解FPGA内部结构，就不能明白最终代码如何变到FPGA里面去的，也就无法深入的了解如何能够充分运用FPGA。现在的FPGA，不单单是有前面讲的那三块，还有很多专用的硬件功能单元，如何利用好这些单元实现复杂的逻辑电路设计，是从菜鸟迈向高手的路上必须要克服的障碍。而这一切，还是必须先从了解FPGA内部逻辑及其工作原理做起。

3.3 错误理解HDL语言，怎么看都看不出硬件结构

HDL语言的英语全称是：Hardware Deion Language，注意这个单词Deion，而不是Design。老外为什么要用Deion这个词而不是Design呢？因为HDL确实不是用用来设计硬件的，而仅仅是用来描述硬件的。

描述这个词精确地反映了HDL语言的本质，HDL语言不过是已知硬件电路的文本表现形式而已，只是将以后的电路用文本的形式描述出来而已。而在编写语言之前，硬件电路应该已经被设计出来了。语言只不过是将这种设计转化为文字表达形式而已。

硬件设计也是有不同的抽象层次，每一个层次都需要设计。最高的抽象层次为算法级、然后依次是体系结构级、寄存器传输级、门级、物理版图级。

使用HDL的好处在于我们已经设计好了一个寄存器传输级的电路，那么用HDL描述以后转化为文本的形式，剩下的向更低层次的转换就可以让EDA工具去做了，这就大大的降低了工作量。这就是可综合的概念，也就是说在对这一抽象层次上硬件单元进行描述可以被EDA工具理解并转化为底层的门级电路或其他结构的电路。

在FPGA设计中，就是在将这以抽象层级的意见描述成HDL语言，就可以通过FPGA开发软件转化为上一点中所述的FPGA内部逻辑功能实现形式。

HDL也可以描述更高的抽象层级如算法级或者是体系结构级，但目前受限于EDA软件的发展，EDA软件还无法理解这么高的抽象层次，所以HDL描述这样抽象层级是无法被转化为较低的抽象层级的，这也就是所谓的不可综合。

所以在阅读或编写HDL语言，尤其是可综合的HDL，不应该看到的是语言本身，而是要看到语言背后所对应的硬件电路结构。

3.4 FPGA本身不算什么，一切皆在FPGA之外

FPGA是给谁用的？很多学校是为给学微电子专业或者集成电路设计专业的学生用的，其实这不过是很多学校受资金限制，买不起专业的集成电路设计工具而用FPGA工具替代而已。其实FPGA是给设计电子系统的工程师使用的。

这些工程师通常是使用已有的芯片搭配在一起完成一个电子设备，如基站、机顶盒、视频监控设备等。当现有芯片无法满足系统的需求时，就需要用FPGA来快速的定义一个能用的芯片。

前面说了，FPGA里面无法就是一些“真值表”、触发器、各种连线以及一些硬件资源，电子系统工程师使用FPGA进行设计时无非就是考虑如何将这些以后资源组合起来实现一定的逻辑功能而已，而不必像IC设计工程师那样一直要关注到最后芯片是不是能够被制造出来。

本质上和利用现有芯片组合成不同的电子系统没有区别，只是需要关注更底层的资源而已。

要想把FPGA用起来还是简单的，因为无非就是那些资源，在理解了前面两点再搞个实验板，跑跑实验，做点简单的东西是可以的。

而真正要把FPGA用好，那光懂点FPGA知识就远远不够了。因为最终要让FPGA里面的资源如何组合，实现何种功能才能满足系统的需要，那就需要懂得更多更广泛的知识。

3.5 数字逻辑知识是根本

无论是FPGA的哪个方向，都离不开数字逻辑知识的支撑。FPGA说白了是一种实现数字逻辑的方式而已。如果连最基本的数字逻辑的知识都有问题，学习FPGA的愿望只是空中楼阁而已。数字逻辑是任何电子电气类专业的专业基础知识，也是必须要学好的一门课。

如果不能将数字逻辑知识烂熟于心，养成良好的设计习惯，学FPGA到最后仍然是雾里看花水中望月，始终是一场空的。

以上几条只是我目前总结菜鸟们在学习FPGA时所最容易跑偏的地方，FPGA的学习其实就像学习围棋一样，学会如何在棋盘上落子很容易，成为一位高手却是难上加难。要真成为李昌镐那样的神一般的选手，除了靠刻苦专研，恐怕还确实得要一点天赋。

4.1 入门首先要掌握HDL(HDL=verilog+VHDL)

第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。

接下来，首先找本实例抄代码。

抄代码的意义在于熟悉语法规则和编译器(这里的编译器是硅编译器又叫综合器，常用的编译器有：

Quartus、ISE、Vivado、Design Compiler 、Synopsys的VCS、iverilog、Lattice的Diamond、Microsemi/Actel的Libero、Synplify pro)，然后再模仿着写，最后不看书也能写出来。

编译完代码，就打开RTL图，看一下综合出来是什么样的电路。

HDL是硬件描述语言，突出硬件这一特点，所以要用数电的思维去思考HDL，而不是用C语言或者其它高级语言，如果不能理解这句话的，可以看《什么是硬件以及什么是软件》。

在这一阶段，推荐的教材是《Verilog传奇》、《Verilog HDL高级数字设计》或者是《用于逻辑综合的VHDL》。不看书也能写出个三段式状态机就可以进入下一阶段了。

此外，你手上必须准备Verilog或者VHDL的官方文档，《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》，以便遇到一些语法问题的时候能查一下。

4.2 独立完成中小规模的数字电路设计

现在，你可以设计一些数字电路了，像交通灯、电子琴、DDS等等，推荐的教材是夏老《Verilog 数字系统设计教程》(第三版)。在这一阶段，你要做到的是：给你一个指标要求或者时序图，你能用HDL设计电路去实现它。这里你需要一块开发板，可以选Altera的cyclone IV系列，或者Xilinx的Spantan 6。

还没掌握HDL之前千万不要买开发板，因为你买回来也没用。这里你没必要每次编译通过就下载代码，咱们用modelsim仿真(此外还有QuestaSim、NC verilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具)，如果仿真都不能通过那就不用下载了，肯定不行的。

在这里先掌握简单的testbench就可以了。推荐的教材是《WRITING TESTBENCHES Functional Verification of HDL Models》。

4.3 掌握设计方法和设计原则

你可能发现你综合出来的电路尽管没错，但有很多警告。这个时候，你得学会同步设计原则、优化电路，是速度优先还是面积优先，时钟树应该怎样设计，怎样同步两个异频时钟等等。

推荐的教材是《FPGA权威指南》、《IP核芯志-数字逻辑设计思想》、《Altera FPGA/CPLD设计》第二版的基础篇和高级篇两本。学会加快编译速度(增量式编译、LogicLock)，静态时序分析(timequest)，嵌入式逻辑分析仪(signaltap)就算是通关了。如果有不懂的地方可以暂时跳过，因为这部分还需要足量的实践，才能有较深刻的理解。

自我介绍一下，小编13年上海交大毕业，曾经在小公司待过，也去过华为、OPPO等大厂，18年进入阿里一直到现在。

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