易灵思FPGA--时序模型跑分指南_易灵思时序

一.原理说明

易灵思的EDA工具会根据当前工程下选择的型号，在不改变bitstream，匹配不同的芯片模型（商业工业和速度等级），使用脚本语言，编译不同的时序模型，生成对应的报告。

二.使用情况说明

易灵思EDA，即使同样的代码，因为编译的时间点，随机种子等参考因素不同，每一次编译生成的bitstream都会不一样；

1. 为了节省成本，很多时候可以不用选择最高速的器件进行设计；

2. 同一批次终端产品，可能有不同等级的FPGA芯片（例如 C3 I4 C4L），如果时序都满足，理论上可以使用同一份代码；

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三.软件设置界面

1. 打开指定工程，点击Load Place and Route Data 重新编译布局布线，然后快捷方式Ctrl+T 打开TCL console 命令语句输入栏；

2. 依次输入一下指令 更改 时序模型 ，并打印报告

report_timing_summary
//	 报告当前模型下所有设计时序路径

get_available_timing_model 
//   获取当前器件的所有时序模型

set_timing_model C3
//   把当前的器件设置成C3

report_timing -file test.txt -from_clock tx_slowclk -to_clock tx_slowclk -npaths 10
//   在outflow文件夹下输出test.txt 文件 文件内容包括某一时钟的最坏的10条路径 
//	 这是默认捕获建立时间的模型

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