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小梅哥Xilinx FPGA学习笔记14——基于74HC595动态扫描数码管显示_小梅哥fpga

作者：菜鸟追梦旅行 | 2024-04-11 03:33:44

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小梅哥fpga

目录

一、 移位寄存器

二、 74HC595

2.1 概述

2.2 功能方框图

2.3 功能表

2.4 时序要求

2.5 74HC595驱动框图

三 、代码实现

3.1 数码管驱动代码（hex8文件）

3.2 74HC595驱动代码

3.3 74HC595仿真测试代码

3.4 74HC595仿真测试图

四、整体例化测试代码实现

一、 移位寄存器

四个D触发器，连接同一个Clk，每个时钟上升沿，数据向右移一位，如果想实现四个数据全移位结束后一起输出的话，则需要将输出Q连接4个D触发器输出，这四个D触发器的时钟LATCH时钟信号与之前的四个D触发器的时钟Clk上升沿不是同时出现，所以就可以实现串转并输出。

同理，如果想实现8位数据的传输，则需要8+8=16个D触发器进行实现串并转换

二、 74HC595

2.1 概述

74HC595 是用于 CMOS 应用的 HC 系列逻辑器件中的一部分。74HC595 器件包含对8位 D 类存储寄存器进行馈送的 8位串行输入/并行输出移位寄存器。
移位寄存器时钟(SRCLK)和存储寄存器时钟(RCLK) 均为正边沿触发。如果将两个时钟连接在一起，则移位寄存器始终比存储寄存器早一个时钟脉冲。

2.2 功能方框图

 ZYNQ702数码管只有三个管脚，其上集成移位寄存器——74HC595芯片（8个D触发器、8个输出锁存器实现8位数据串转并）。FPGA输出16位数据（16进制），2个HC595级联，16个时钟周期后实现串转并

      SRCLK：移位时钟信号SRCLK；DOI：输入信号DOI；RCLK：锁存时钟信号RCLK

      SRCLK高电平，信号进入D触发器Q端，RCLK高电平，信号进入相应锁存器Q端，此时Q0~Q7才有输出.

级联：DIO数据进入第一级芯片，8个时钟周期后，进入下一级芯片

2.3 功能表

从功能表中可以看出当移位时钟信号SRCLK上升沿到来时有效，即将数据存入D触发器中；对于锁存时钟信号RCLK来说，当其上升沿到来时，移位寄存器的值存入到存储寄存器之中。

2.4 时序要求

从下图中可以看出74HC595的时序要求为:1.当供电电压为2V时，其SRCLK时钟频率最大值为5MHZ，当供电电压为4.5V时，其SRCLK时钟频率最大值为25MHZ，本实验开发板供电电压为3.3V文中并没有提到3。3V，所以有两种办法：第一种是选取最低的5MHZ肯定是没有问题的；第二种方法是用中间值12.5MHZ进行实现。综合起来看第二种方法更好一点。2.RCLK高脉冲时间至少要为SRCLK高脉冲时间的一半。3. 2V时SRCLK上升沿到来之前的125ns，DIO数据线数值不可以变化。4. 2V时SRCLK上升沿比RCLK上升沿先到来至少94ns

2.5 74HC595驱动框图

首先输入16位的数值，其中8位SEL信号，8位SEG信号，然后输出三条线作为驱动74HC595的输入线。

三 、代码实现

实现逻辑仿真框图如下：图中可见最小时间单元为40ns。

3.1 数码管驱动代码（hex8文件）

上一章节写过的代码

  1. module hex8(
  2.     input Clk,
  3.     input Reset_n,
  4.     input [31:0]Disp_Data,
  5.     output reg [7:0]SEL,
  6.     output reg [7:0]SEG
  7.     );
  8.     
  9.     reg [29:0]cnt_1ms;
  10.     reg Flag_1ms; //每1毫秒切换一个数码管
  11.     reg [2:0]cnt_sel;//位选信号   
  12.     parameter MCNT = 50000-1;
  13.     
  14.     //定时一毫秒
  15.     always@(posedge Clk or negedge Reset_n)
  16.     if(!Reset_n)
  17.         cnt_1ms <= 0;
  18.     else if(cnt_1ms == MCNT)
  19.         cnt_1ms <= 0;
  20.     else 
  21.         cnt_1ms <= cnt_1ms + 1;
  22.    
  23.     //产生一个一毫秒到来的高脉冲信号
  24.    always@(posedge Clk or negedge Reset_n)
  25.    if(!Reset_n)
  26.        Flag_1ms <= 0;
  27.    else if(cnt_1ms == MCNT)
  28.        Flag_1ms <= 1;
  29.    else 
  30.        Flag_1ms <= 0;     
  31.    
  32.    //cnt_sel自加逻辑实现（每1毫秒自加一次切换一个数码管）
  33.    always@(posedge Clk or negedge Reset_n)
  34.    if(!Reset_n)
  35.        cnt_sel <= 0;
  36.    else if(Flag_1ms)
  37.        cnt_sel <= cnt_sel + 1;
  38.    else
  39.        cnt_sel <= cnt_sel; 
  40.           
  41.    //数码管的位选择逻辑
  42.    always@(posedge Clk)begin
  43.        case(cnt_sel)
  44.            0: SEL <= 8'b0000_0001;
  45.            1: SEL <= 8'b0000_0010;
  46.            2: SEL <= 8'b0000_0100;
  47.            3: SEL <= 8'b0000_1000;
  48.            4: SEL <= 8'b0001_0000;
  49.            5: SEL <= 8'b0010_0000;
  50.            6: SEL <= 8'b0100_0000;
  51.            7: SEL <= 8'b1000_0000;
  52.            default:SEL <= 8'b0000_0000; 
  53.        endcase
  54.    end
  55.    
  56.    reg [3:0]data_temp;//显示16种数值8 + 4 + 2 + 1 = 15，
  57.    //查找表中列出SEG段选信号的各种情况。
  58.    always@(posedge Clk)begin
  59.        case(data_temp)
  60.            0: SEG <= 8'b1100_0000; //0
  61.            1: SEG <= 8'b1111_1001; //1
  62.            2: SEG <= 8'b1010_0100; //2
  63.            3: SEG <= 8'b1011_0000; //3
  64.            4: SEG <= 8'b1001_1001; //4
  65.            5: SEG <= 8'b1001_0010; //5
  66.            6: SEG <= 8'b1000_0010; //6
  67.            7: SEG <= 8'b1111_1000; //7  
  68.            8: SEG <= 8'b1000_0000; //8
  69.            9: SEG <= 8'b1001_0000; //9
  70.            10: SEG <= 8'b1000_1000;//A
  71.            11: SEG <= 8'b1000_0011;//B
  72.            12: SEG <= 8'b1100_0110;//C
  73.            13: SEG <= 8'b1010_0001;//D
  74.            14: SEG <= 8'b1000_0110;//E
  75.            15: SEG <= 8'b1000_1110;//F
  76.            default:SEL <= 8'b1111_1111;//全灭
  77.        endcase
  78.    end
  79.    
  80.    //8路选择器实现逻辑
  81.    always@(*)
  82. 		case(cnt_sel)
  83. 			0:data_temp <= Disp_Data[3:0];
  84. 			1:data_temp <= Disp_Data[7:4];
  85. 			2:data_temp <= Disp_Data[11:8];
  86. 			3:data_temp <= Disp_Data[15:12];
  87. 			4:data_temp <= Disp_Data[19:16];
  88. 			5:data_temp <= Disp_Data[23:20];
  89. 			6:data_temp <= Disp_Data[27:24];
  90. 			7:data_temp <= Disp_Data[31:28];
  91. 			default:data_temp = 4'b0000;
  92. 		endcase
  93.   
  94. endmodule

3.2 74HC595驱动代码

代码中可以看出使用的频率是12.5MHZ，所以SCLK的周期是80ns。

  1. `timescale 1ns / 1ps
  2.  
  3. module HC595_Driver(
  4.     input Clk,
  5.     input Reset_n,
  6.     input [7:0]SEL,
  7.     input [7:0]SEG,
  8.     output reg DIO,
  9.     output reg SCLK,
  10.     output reg RCLK
  11.     );
  12.     
  13.     parameter MCNT = 2-1;
  14.     
  15.     reg [29:0]Cnt_40ns;
  16.     reg [4:0]Bit_cnt;
  17.     
  18.     //40ns定时单位
  19.     always@(posedge Clk or negedge Reset_n)
  20.     if(!Reset_n)
  21.         Cnt_40ns <= 0;
  22.     else if(Cnt_40ns == MCNT)
  23.         Cnt_40ns <= 0;
  24.     else    
  25.         Cnt_40ns <= Cnt_40ns+1;
  26.     
  27.     //位控制逻辑    
  28.     always@(posedge Clk or negedge Reset_n)
  29.     if(!Reset_n)    
  30.         Bit_cnt <= 0;
  31.     else if(Cnt_40ns == MCNT)    
  32.         Bit_cnt <= Bit_cnt + 1;  
  33.     else
  34.         Bit_cnt <= Bit_cnt; 
  35.         
  36.     //不同时刻做不同的事情(线性序列机，找到最小时间单位40ns)    
  37.     always@(posedge Clk or negedge Reset_n)
  38.     if(!Reset_n)begin    
  39.         DIO <= 1'd0;
  40.         RCLK <= 1'd0;
  41.         SCLK <= 1'd0; 
  42.     end    
  43.     else begin
  44. 		case(Bit_cnt)
  45. 			0: begin DIO <= SEG[7]; SCLK <= 1'd0;RCLK <= 1'd1;end//高位先给
  46. 			1: begin SCLK <= 1; RCLK <= 1'd0;end
  47. 			2: begin DIO <= SEG[6]; SCLK <= 1'd0;end
  48. 			3: begin SCLK <= 1; end
  49. 			4: begin DIO <= SEG[5]; SCLK <= 1'd0;end	
  50. 			5: begin SCLK <= 1; end
  51. 			6: begin DIO <= SEG[4]; SCLK <= 1'd0;end	
  52. 			7: begin SCLK <= 1; end
  53. 			8: begin DIO <= SEG[3]; SCLK <= 1'd0;end	
  54. 			9: begin SCLK <= 1; end
  55. 			10: begin DIO <= SEG[2]; SCLK <= 1'd0;end	
  56. 			11: begin SCLK <= 1; end
  57. 			12: begin DIO <= SEG[1]; SCLK <= 1'd0;end	
  58. 			13: begin SCLK <= 1; end
  59. 			14: begin DIO <= SEG[0]; SCLK <= 1'd0;end	
  60. 			15: begin SCLK <= 1; end
  61. 			16: begin DIO <= SEL[7]; SCLK <= 1'd0;end	
  62. 			17: begin SCLK <= 1; end
  63. 			18: begin DIO <= SEL[6]; SCLK <= 1'd0;end	
  64. 			19: begin SCLK <= 1; end
  65. 			20: begin DIO <= SEL[5]; SCLK <= 1'd0;end	
  66. 			21: begin SCLK <= 1; end
  67. 			22: begin DIO <= SEL[4]; SCLK <= 1'd0;end	
  68. 			23: begin SCLK <= 1; end
  69. 			24: begin DIO <= SEL[3]; SCLK <= 1'd0;end	
  70. 			25: begin SCLK <= 1; end
  71. 			26: begin DIO <= SEL[2];  SCLK <= 1'd0;end	
  72. 			27: begin SCLK <= 1; end
  73. 			28: begin DIO <= SEL[1];  SCLK <= 1'd0;end			
  74. 			29: begin SCLK <= 1; end
  75. 			30: begin DIO <= SEL[0]; SCLK <= 1'd0;end
  76. 			31: begin SCLK <= 1; end	
  77. 		endcase
  78. 	end  
  79. endmodule

3.3 74HC595仿真测试代码

  1. `timescale 1ns / 1ps
  2.  
  3. module HC595_Driver_tb();
  4.  
  5. reg Clk;
  6. reg Reset_n;
  7. reg [7:0]SEL;
  8. reg [7:0]SEG;
  9. wire DIO;
  10. wire SCLK;
  11. wire RCLK;
  12.  
  13. HC595_Driver  HC595_Driver(
  14.     .Clk(Clk),
  15.     .Reset_n(Reset_n),
  16.     .SEL(SEL),
  17.     .SEG(SEG),
  18.     .DIO(DIO),
  19.     .SCLK(SCLK),
  20.     .RCLK(RCLK)
  21. );
  22.  
  23.     initial  Clk = 1;
  24.     always #10 Clk = ~Clk;
  25.     
  26.     initial
  27.     begin
  28.     Reset_n = 0;
  29.     SEL = 8'b0000_0001;
  30.     SEG = 8'b0101_0101;
  31.     #201;
  32.     Reset_n = 1;
  33.     #5000;
  34.     SEL = 8'b0000_0010;
  35.     SEG = 8'b1010_1010;
  36.     #5000;
  37.     SEL = 8'b1010_0101;
  38.     SEG = 8'b0000_1101;
  39.     #5000;
  40.     $stop;    
  41.     end
  42. endmodule

3.4 74HC595仿真测试图

四、整体例化测试代码实现

  1. `timescale 1ns / 1ps
  2.  
  3. module hex8_hc595_test(
  4.     input Clk,
  5.     input Reset_n,
  6.     //input  SW,
  7.     output  DIO,
  8.     output  SCLK,
  9.     output  RCLK
  10.     );
  11.     
  12.     wire [7:0]SEL;//hex8模块与HC595_Driver模块连接到了一起。用导线wirej进行连接.
  13.     wire [7:0]SEG;
  14.     wire  [31:0]Disp_Data;
  15.     
  16.     hex8 hex8(
  17.     .Clk(Clk),
  18.     .Reset_n(Reset_n),
  19.     .Disp_Data(Disp_Data),
  20.     .SEL(SEL),
  21.     .SEG(SEG)
  22.     );
  23.     
  24.     HC595_Driver HC595_Driver(
  25.     .Clk(Clk),
  26.     .Reset_n(Reset_n),
  27.     .SEL(SEL),
  28.     .SEG(SEG),
  29.     .DIO(DIO),//底层模块的输出端口不能用reg型了
  30.     .SCLK(SCLK),//底层模块的输出端口不能用reg型了
  31.     .RCLK(RCLK)//底层模块的输出端口不能用reg型了
  32.     );
  33.     
  34.     assign Disp_Data = 32'h01221843;
  35. //    always@(*)
  36. //        case(SW)
  37. //            0: Disp_Data <= 32'h01221843;
  38. //            1: Disp_Data <= 32'h12345678;
  39. //        endcase
  40.        
  41. endmodule

这就实现了数码管动态显示的功能了。

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