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UltraScale 架构 SelectIO 资源之IODELAY与IOSERDES仿真与使用_iodelay仿真

作者：菜鸟追梦旅行 | 2024-04-14 06:39:51

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iodelay仿真

平台：vivado2018.3
具体内容见ug571-ultrascale-selectio


IDELAYE3 


在调试超高速信号的时候，需要使用iodelay+iserdes来调试校准输入信号。例如外部某ADC采样率为5GHZ，外部ADC使用2.5GHZ的时钟去采集输入信号。为了实现采集，adc芯片使用了4个1.25ghz采样率的小ADC来采集。但是由于FPGA的工艺，在FPGA内部无法处理高达1.25ghz的信号。外部信号采用并行数据输入，在双边沿采集信号。输入随路时钟为625mhz的双边沿数据。但是对于一般的工程，内部时钟跑到625mhz对于FPGA的时序要求太高。所以我们将625mhz的时钟通过idelay+iserdes的结构。将625mhz的ddr数据转换为312.5mhz的4路单边沿数据。由于芯片采用的并行数据输入，在pcb布局，fpga引脚这些问题上，导致并行输入信号在进入FPGA内部的时间不一致，导致我们采集的输入数据就会出现亚稳态，可能提前也可能延后。这时候我们就需要使用iodelay来对数据进行校准，保证时钟每次采集的数据都是数据的正中心。以确保数据不会出错。
感兴趣的可以看我的另外一篇关于iodelay的文章。

IDELAY输入延迟分析-CSDN博客

那么625mhz的ddr数据如何转换为312.5mhz的呢？在FPGA中拥有serdes可以将输入的串行数据转换为并行数据。今天我们就来通过仿真简单介绍一下iodelay和iserdes。
关于IODELAY3
可以使用 IDELAYE3 原语延迟除时钟以外的任何输入信号，然后将其直接转发到器件逻辑，或者使用输入/输出互联 (IOI) 内部的单数据速率 (SDR) 时钟或双倍数据速率 (DDR) 时钟将其寄存到简单的触发器、IDDDR 或 ISERDESE3 中。不 应使用 IDELAYE3 来延迟时钟，因为 IDELAY 无法直接布线到全局时钟缓存。如必须延迟时钟，请使用 MMCM 或 PLL 生成时钟，并使用精细相移功能来延迟时钟。
需要注意的是，IDELAY3原语包含512抽头系数。仿真实测每个taps实际为5ps。仿真测试接入IDELAY3产生的固有延迟为160ps。
IDELAY3拥有两种模式。
COUNT模式和TIME模式。
COUNT模式不需要IDELAYCTRL，无校准，只是记数tap的个数（最多512个taps）
TIME模式需要IDELAYCTRL，有校准。
端口介绍

关于ISERDESE3


UltraScale器件中的ISERDESE3是具有特定时控和逻辑功能的串并转换器，便于实现高速源同步应用。
ISERDESE3可在SDR数据捕获中将传入信号按2或4位进行解串，而在DDR数据捕获模式中则可以按4或8位进行解串。当用于SDR数据捕获时，每隔一个数据输出管脚即为有效输出。例如，当使用SDR时钟作为1:4解串器时，数据宽度应设置为8，接收到的数据取自 Q0、Q2、Q4和Q6。
ISERDES还包含一个较浅的八元素FIFO。可用于跨时钟域传输。
ISERDES可以定义串并转换器宽度。为4位和8位。

ISERDES的端口介绍

ISERDES的属性

下面我们在逻辑中做仿真。模拟外部输入的625mhz的DDR数据，通过调节idelay和使用iserdes将输入的串行信号转换位并行数据。

代码仿真

使用idelay，设置idelay时钟位312.5mhz。输入625mhz的串行ddr数据。

  1. // *********************************************************************************/
  2. // Project Name :
  3. // Author       : i_huyi
  4. // Email        : i_huyi@qq.com
  5. // Creat Time   : 2024/4/1 16:22:39
  6. // File Name    : .v
  7. // Module Name  : 
  8. // Called By    :
  9. // Abstract     :
  10. //
  11. // CopyRight(c) 2020, xxx xxx xxx Co., Ltd.. 
  12. // All Rights Reserved
  13. //
  14. // *********************************************************************************/
  15. // Modification History:
  16. // 1. initial
  17. // *********************************************************************************/
  18. // *************************
  19. // MODULE DEFINITION
  20. // *************************
  21. `timescale 1 ns / 1 ps
  22. module io_delay3#(
  23. parameter   U_DLY = 1
  24.                                         )
  25.                                         (
  26. //serdes data in and Parallel data out 
  27. input   wire        data_in             ,
  28. output  wire        data_delay_out      ,
  29. //iodelay
  30. input   wire[8:0]   delay_data          ,//延迟值
  31. input   wire        delay_valid         ,//延迟值有效
  32. //system signal
  33. input   wire        clk_312_5           ,//312.5 
  34. input   wire        rst                 
  35.                                         );
  36. //--------------------------------------
  37. // localparam
  38. //--------------------------------------
  39.  
  40. //--------------------------------------
  41. // register
  42. //--------------------------------------
  43.  
  44. //--------------------------------------
  45. // wire
  46. //--------------------------------------
  47.  
  48. //--------------------------------------
  49. // assign
  50. //--------------------------------------
  51.  
  52. //------------------------------------------------------------
  53. //------------------------------------------------------------
  54. //------------------------------------------------------------
  55. //------------------------------------------------------------
  56. IDELAYCTRL #(
  57.     .SIM_DEVICE                   ("ULTRASCALE"                 )// Must be set to "ULTRASCALE" 
  58. )
  59. IDELAYCTRL_inst (
  60.     .RDY                          (RDY                          ),// 1-bit output: Ready output
  61.     .REFCLK                       (clk_312_5                    ),// 1-bit input: Reference clock input
  62.     .RST                          (rst                          )// 1-bit input: Active high reset input. Asynchronous assert, synchronous deassert to
  63.                     // REFCLK.
  64.  
  65. );
  66. //------------------------------------------------------------
  67. //------------------------------------------------------------
  68. IDELAYE3 #(
  69.     .CASCADE                      ("NONE"                       ),// Cascade setting (MASTER, NONE, SLAVE_END, SLAVE_MIDDLE)
  70.     .DELAY_FORMAT                 ("TIME"                       ),// Units of the DELAY_VALUE (COUNT, TIME)
  71.     .DELAY_SRC                    ("IDATAIN"                    ),// Delay input (DATAIN, IDATAIN)
  72.     .DELAY_TYPE                   ("VAR_LOAD"                   ),// Set the type of tap delay line (FIXED, VARIABLE, VAR_LOAD)
  73.     .DELAY_VALUE                  (0                            ),// Input delay value setting
  74.     .IS_CLK_INVERTED              (1'b0                         ),// Optional inversion for CLK
  75.     .IS_RST_INVERTED              (1'b0                         ),// Optional inversion for RST
  76.     .REFCLK_FREQUENCY             (312.5                        ),// IDELAYCTRL clock input frequency in MHz (200.0-2667.0)
  77.     .SIM_DEVICE                   ("ULTRASCALE"                 ),// Set the device version (ULTRASCALE, ULTRASCALE_PLUS, ULTRASCALE_PLUS_ES1,// ULTRASCALE_PLUS_ES2)
  78.     .UPDATE_MODE                  ("ASYNC"                      )// Determines when updates to the delay will take effect (ASYNC, MANUAL, SYNC)
  79. )
  80. IDELAYE3_inst (
  81.     .CASC_OUT                     (                             ),// 1-bit output: Cascade delay output to ODELAY input cascade
  82.     .CNTVALUEOUT                  (                             ),// 9-bit output: Counter value output
  83.     .DATAOUT                      (data_delay_out               ),// 1-bit output: Delayed data output
  84.     .CASC_IN                      (1'b0                         ),// 1-bit input: Cascade delay input from slave ODELAY CASCADE_OUT
  85.     .CASC_RETURN                  (1'b0                         ),// 1-bit input: Cascade delay returning from slave ODELAY DATAOUT
  86.     .CE                           (1'b0                         ),// 1-bit input: Active high enable increment/decrement input
  87.     .CLK                          (clk_312_5                    ),// 1-bit input: Clock input
  88.     .CNTVALUEIN                   (delay_data                   ),// 9-bit input: Counter value input
  89.     .DATAIN                       (1'b0                         ),// 1-bit input: Data input from the logic
  90.     .EN_VTC                       (~delay_valid                 ),// 1-bit input: Keep delay constant over VT
  91.     .IDATAIN                      (data_in                      ),// 1-bit input: Data input from the IOBUF
  92.     .INC                          (1'b1                         ),// 1-bit input: Increment / Decrement tap delay input
  93.     .LOAD                         (delay_valid                  ),// 1-bit input: Load DELAY_VALUE input
  94.     .RST                          (rst                          )// 1-bit input: Asynchronous Reset to the DELAY_VALUE
  95. );
  96. //------------------------------------------------------------
  97. //------------------------------------------------------------
  99. //------------------------------------------------------------
  100. //------------------------------------------------------------
  101. endmodule

使用iserdes，ddr数据输入。输出比例为1：4。

  1. // *********************************************************************************/
  2. // Project Name :
  3. // Author       : i_huyi
  4. // Email        : i_huyi@qq.com
  5. // Creat Time   : 2024/4/1 16:32:49
  6. // File Name    : .v
  7. // Module Name  : 
  8. // Called By    :
  9. // Abstract     :
  10. //
  11. // CopyRight(c) 2020, xxx xxx xxx Co., Ltd.. 
  12. // All Rights Reserved
  13. //
  14. // *********************************************************************************/
  15. // Modification History:
  16. // 1. initial
  17. // *********************************************************************************/
  18. // *************************
  19. // MODULE DEFINITION
  20. // *************************
  21. `timescale 1 ns / 1 ps
  22. module iserdes3#(
  23. parameter   U_DLY = 1
  24.                                         )
  25.                                         (
  26. //serdes data in and Parallel data out 
  27. input   wire        data_in             ,
  28. output  wire[3:0]   data_out            ,
  29. //system signal
  30. input   wire        clk_312_5           ,//625 
  31. input   wire        clk_625_p           ,//625mhz
  32. input   wire        clk_625_n           ,
  33. input   wire        rst                 
  34.                                         );
  35. //--------------------------------------
  36. // localparam
  37. //--------------------------------------
  38.  
  39. //--------------------------------------
  40. // register
  41. //--------------------------------------
  42.  
  43. //--------------------------------------
  44. // wire
  45. //--------------------------------------
  46.  
  47. //--------------------------------------
  48. // assign
  49. //--------------------------------------
  50.  
  51. //------------------------------------------------------------
  52. //------------------------------------------------------------
  53. ISERDESE3 #(
  54.     .DATA_WIDTH                   (4                            ),// Parallel data width (4,8)
  55.     .FIFO_ENABLE                  ("FALSE"                      ),// Enables the use of the FIFO
  56.     .FIFO_SYNC_MODE               ("FALSE"                      ),// Always set to FALSE. TRUE is reserved for later use.
  57.     .IS_CLK_B_INVERTED            (1'b0                         ),// Optional inversion for CLK_B
  58.     .IS_CLK_INVERTED              (1'b0                         ),// Optional inversion for CLK
  59.     .IS_RST_INVERTED              (1'b0                         ),// Optional inversion for RST
  60.     .SIM_DEVICE                   ("ULTRASCALE"                 )// Set the device version (ULTRASCALE, ULTRASCALE_PLUS, ULTRASCALE_PLUS_ES1,ULTRASCALE_PLUS_ES2)
  61. )
  62. ISERDESE3_inst (
  63.     .FIFO_EMPTY                   (                             ),// 1-bit output: FIFO empty flag
  64.     .INTERNAL_DIVCLK              (                             ),// 1-bit output: Internally divided down clock used when FIFO is, disabled (do not connect)
  65.     .Q                            (data_out                     ),// 8-bit registered output
  66.     .CLK                          (clk_625_p                    ),// 1-bit input: High-speed clock
  67.     .CLKDIV                       (clk_312_5                    ),// 1-bit input: Divided Clock
  68.     .CLK_B                        (clk_625_n                    ),// 1-bit input: Inversion of High-speed clock CLK
  69.     .D                            (data_in                      ),// 1-bit input: Serial Data Input
  70.     .FIFO_RD_CLK                  (                             ),// 1-bit input: FIFO read clock
  71.     .FIFO_RD_EN                   (                             ),// 1-bit input: Enables reading the FIFO when asserted
  72.     .RST                          (rst                          )// 1-bit input: Asynchronous Reset
  73. );
  74. //------------------------------------------------------------
  75. //------------------------------------------------------------
  77. //------------------------------------------------------------
  78. //------------------------------------------------------------
  79. endmodule

顶层例化两个模块。

  1. // *********************************************************************************/
  2. // Project Name :
  3. // Author       : i_huyi
  4. // Email        : i_huyi@qq.com
  5. // Creat Time   : 2024/4/1 15:53:53
  6. // File Name    : .v
  7. // Module Name  : 
  8. // Called By    :
  9. // Abstract     :
  10. // iserdes + iodelay
  11. //
  12. // CopyRight(c) 2020, xxx xxx xxx Co., Ltd.. 
  13. // All Rights Reserved
  14. //
  15. // *********************************************************************************/
  16. // Modification History:
  17. // 1. initial
  18. // *********************************************************************************/
  19. // *************************
  20. // MODULE DEFINITION
  21. // *************************
  22. `timescale 1 ns / 1 ps
  23. module io_delay_iserdes#(
  24. parameter   U_DLY = 1
  25.                                         )
  26.                                         (
  27. //serdes data in and Parallel data out 
  28. input   wire        data_in             ,
  29. output  wire[3:0]   data_out            ,
  30. //iodelay
  31. input   wire[8:0]   delay_data          ,//延迟值
  32. input   wire        delay_valid         ,//延迟值有效
  33. //system signal
  34. input   wire        clk_312_5           ,//625 
  35. input   wire        clk_625_p           ,//625mhz
  36. input   wire        clk_625_n           ,
  37. input   wire        rst                 
  38.                                         );
  39. //--------------------------------------
  40. // localparam
  41. //--------------------------------------
  42.  
  43. //--------------------------------------
  44. // register
  45. //--------------------------------------
  46.  
  47. //--------------------------------------
  48. // wire
  49. //--------------------------------------
  50.  
  51. //--------------------------------------
  52. // assign
  53. //--------------------------------------
  54. io_delay3 u_io_delay3  (
  55. //serdes data in 
  56.     .data_in                      (data_in                      ),
  57.     .data_delay_out               (data_delay_out               ),
  58. //iodelay
  59.     .delay_data                   (delay_data                   ),
  60.     .delay_valid                  (delay_valid                  ),
  61. //system signal
  62.     .clk_312_5                    (clk_312_5                    ),
  63.     .rst                          (rst                          ));
  64.  
  65. //------------------------------------------------------------
  66. //------------------------------------------------------------
  67. iserdes3 U_iserdes3(
  68. //serdes data in and Parallel data out 
  69.     .data_in                      (data_delay_out               ),
  70.     .data_out                     (data_out                     ),
  71. //system signal
  72.     .clk_312_5                    (clk_312_5                    ),
  73.     .clk_625_p                    (clk_625_p                    ),
  74.     .clk_625_n                    (clk_625_n                    ),
  75.     .rst                          (rst                          ));
  76.  
  77. //------------------------------------------------------------
  78. //------------------------------------------------------------
  79. //
  80. endmodule

添加仿真文件

  1. `timescale 1ns / 1ps
  2. //
  3. // Company: 
  4. // Engineer: 
  5. // 
  6. // Create Date: 2024/04/01 16:43:25
  7. // Design Name: 
  8. // Module Name: vtf_io_delay_iserdes
  9. // Project Name: 
  10. // Target Devices: 
  11. // Tool Versions: 
  12. // Description: 
  13. // 
  14. // Dependencies: 
  15. // 
  16. // Revision:
  17. // Revision 0.01 - File Created
  18. // Additional Comments:
  19. // 
  20. //
  21.  
  22.  
  23. module vtf_io_delay_iserdes;
  24. //
  25. wire    [9:0]       adc_di_p        ;
  26.  
  27. //iodelay
  28. reg     [8:0]       delay_data      ;//延迟值
  29. reg                 delay_valid     ;//延迟值有效
  30. //system signal
  31. reg                 clk_312_5       ;//625 
  32. reg                 clk_625_p       ;//625mhz
  33. reg                 clk_625_n       ;
  34. reg                 rst             ;
  35.  
  36. reg                 data_clk        ;
  37.  
  38. wire    [3:0]       data_out[9:0]   ; 
  39.  
  40. wire    [9:0]       data_p0         ;
  41. wire    [9:0]       data_p1         ;
  42. wire    [9:0]       data_p2         ;
  43. wire    [9:0]       data_p3         ;
  44.  
  45. //-----------------------------------------------------------
  46. //-----------------------------------------------------------
  47. assign  data_p0 = { data_out[9][0],
  48.                     data_out[8][0],
  49.                     data_out[7][0],
  50.                     data_out[6][0],
  51.                     data_out[5][0],
  52.                     data_out[4][0],
  53.                     data_out[3][0],
  54.                     data_out[2][0],
  55.                     data_out[1][0],
  56.                     data_out[0][0]
  57.                                 };
  58. assign  data_p1 = { data_out[9][1],
  59.                     data_out[8][1],
  60.                     data_out[7][1],
  61.                     data_out[6][1],
  62.                     data_out[5][1],
  63.                     data_out[4][1],
  64.                     data_out[3][1],
  65.                     data_out[2][1],
  66.                     data_out[1][1],
  67.                     data_out[0][1]
  68.                                 };
  69. assign  data_p2 = { data_out[9][2],
  70.                     data_out[8][2],
  71.                     data_out[7][2],
  72.                     data_out[6][2],
  73.                     data_out[5][2],
  74.                     data_out[4][2],
  75.                     data_out[3][2],
  76.                     data_out[2][2],
  77.                     data_out[1][2],
  78.                     data_out[0][2]
  79.                                 };
  80. assign  data_p3 = { data_out[9][3],
  81.                     data_out[8][3],
  82.                     data_out[7][3],
  83.                     data_out[6][3],
  84.                     data_out[5][3],
  85.                     data_out[4][3],
  86.                     data_out[3][3],
  87.                     data_out[2][3],
  88.                     data_out[1][3],
  89.                     data_out[0][3]
  90.                                 };
  91.  
  92. //-----------------------------------------------------------
  93. //-----------------------------------------------------------
  94. parameter               WIDTH = 10;
  95. //-----------------------------------------------------------
  96. //-----------------------------------------------------------
  97. 	genvar i;
  98. 	generate
  99. 	for (i = 0; i<=(WIDTH-1); i = i +1) begin : adc_ch_di_p
  100. 		io_delay_iserdes u_io_delay_iserdes(
  101.         //serdes data in and Parallel data out 
  102.         .data_in                    (adc_di_p[i]                ),
  103.         .data_out                   (data_out[i]                   ),
  104.         //iodelay
  105.         .delay_data                 (delay_data                 ),
  106.         .delay_valid                (delay_valid                ),
  107.         //system signal
  108.         .clk_312_5                  (clk_312_5                  ),
  109.         .clk_625_p                  (clk_625_p                  ),
  110.         .clk_625_n                  (clk_625_n                  ),
  111.         .rst                        (rst                        ));
  112. 	end
  113. 	endgenerate 
  114. //-----------------------------------------------------------
  115. //-----------------------------------------------------------
  116.  
  117.  
  118. initial
  119. begin
  120.         delay_data      =0;
  121.         delay_valid     =0;
  122.         data_clk        =0;
  123.                         
  124.         clk_312_5       =0;
  125.         clk_625_p       =0;
  126.         clk_625_n       =1;
  127.         rst             =1;
  128.         #100;
  129.         rst             =0;
  130.         #100;
  131.         delay_data      =9'd0;
  132.         delay_valid     =1'b1;
  133.         #10;
  134.         delay_data      =9'd0;
  135.         delay_valid     =1'b0;
  136.  
  137.         #100;
  138.         delay_data      =9'd2;
  139.         delay_valid     =1'b1;
  140.         #10;
  141.         delay_data      =9'd0;
  142.         delay_valid     =1'b0;
  143.         #100;
  144.         delay_data      =9'd3;
  145.         delay_valid     =1'b1;
  146.         #10;
  147.         delay_data      =9'd0;
  148.         delay_valid     =1'b0;
  149.  
  150.         #100;
  151.         delay_data      =9'd4;
  152.         delay_valid     =1'b1;
  153.         #10;
  154.         delay_data      =9'd0;
  155.         delay_valid     =1'b0;
  156.  
  157.         #100;
  158.         delay_data      =9'd200;
  159.         delay_valid     =1'b1;
  160.         #10;
  161.         delay_data      =9'd0;
  162.         delay_valid     =1'b0;
  163.  
  164. end
  165.  
  166.  
  167. reg [9:0]   data_cnt ;
  168.  
  169. always@(posedge data_clk or posedge rst)
  170. begin
  171.         if(rst == 1'b1)begin
  172.                 data_cnt    <= 10'd0;
  173.         end
  174.         else begin
  175.                 data_cnt  <= data_cnt + 10'h1;
  176.         end
  177. end
  178. //-----------------------------------------------------------
  179. //-----------------------------------------------------------
  180. //产生数据
  181. assign  adc_di_p[0] = data_cnt[0];
  182. assign  adc_di_p[1] = data_cnt[1];
  183. assign  adc_di_p[2] = data_cnt[2];
  184. assign  adc_di_p[3] = data_cnt[3];
  185. assign  adc_di_p[4] = data_cnt[4];
  186. assign  adc_di_p[5] = data_cnt[5];
  187. assign  adc_di_p[6] = data_cnt[6];
  188. assign  adc_di_p[7] = data_cnt[7];
  189. assign  adc_di_p[8] = data_cnt[8];
  190. assign  adc_di_p[9] = data_cnt[9];
  194. always  #1.6 clk_312_5 = ~clk_312_5;
  195. always  #0.8 clk_625_p = ~clk_625_p;
  196. always  #0.8 clk_625_n = ~clk_625_n;
  197. always  #0.4 data_clk  = ~data_clk;
  199. endmodule

在仿真文件中，我们模式外部ADC采集输入的并行数据。使用1.25ghz时钟将数据产生。产生的数据将通过并行的十根数据线发送到idelay+iserdes模块分别进行解串。解串后的数据为单bit的312.5mhz的四组并行数据。在仿真顶层我们需要将该数据装换为10bit的312.5mhz数据。所以这里例化十个解串模块。将其解串后的数据进行拼合。就将原始的10bit的1.25ghz的数据转换为了四组312.5mhz的10bit数据流。接下来具体看一下效果。

idelay调节。调节tap为0。可以看到调节后的数据较输入原始数据延迟了160ps。

idelay调节。调节tap为2。可以看到调节后的数据较输入原始数据延迟了170ps。

idelay调节。调节tap为200。可以看到调节后的数据较输入原始数据延迟了1160ps。

iserdes解串出来的数据。

为了验证每个通道到达iserdes数据的先后顺序不一致。我们在仿真时，将输入的bit0，作为单独的一路数据，延迟tap设置为500。

设置仿真。

  1. 		io_delay_iserdes u_io_delay_iserdes0(
  2.         //serdes data in and Parallel data out 
  3.         .data_in                    (adc_di_p[0]                ),
  4.         .data_out                   (data_out[0]                ),
  5.         //iodelay
  6.         .delay_data                 (9'd500                     ),
  7.         .delay_valid                (delay_valid                ),
  8.         //system signal
  9.         .clk_312_5                  (clk_312_5                  ),
  10.         .clk_625_p                  (clk_625_p                  ),
  11.         .clk_625_n                  (clk_625_n                  ),
  12.         .rst                        (rst                        ));
  13.  
  14. 	genvar i;
  15. 	generate
  16. 	for (i = 1; i<=(WIDTH-1); i = i +1) begin : adc_ch_di_p
  17. 		io_delay_iserdes u_io_delay_iserdes(
  18.         //serdes data in and Parallel data out 
  19.         .data_in                    (adc_di_p[i]                ),
  20.         .data_out                   (data_out[i]                   ),
  21.         //iodelay
  22.         .delay_data                 (delay_data                 ),
  23.         .delay_valid                (delay_valid                ),
  24.         //system signal
  25.         .clk_312_5                  (clk_312_5                  ),
  26.         .clk_625_p                  (clk_625_p                  ),
  27.         .clk_625_n                  (clk_625_n                  ),
  28.         .rst                        (rst                        ));
  29. 	end
  30. 	endgenerate

bit0进过iserdes解串出来的并行数据。idelay=0；

bit0进过iserdes解串出来的并行数据。idelay=500；

经过idelay和iserdes还原出来的数据。在调节idelay之前。输入10bit并行数据，可以看到输出的数据为00f，010，011，012，与输入的1.25ghz数据一致。

经过idelay和iserdes还原出来的数据。在调节idelay之后。输入10bit并行数据，可以看到输出的数据为07f，081，080，083，与输入的1.25ghz数据不一致。数据已经错误。

这时再将所有通道idelay延迟设置为500taps。观察解串后的数据。

  1. 	genvar i;
  2. 	generate
  3. 	for (i = 0; i<=(WIDTH-1); i = i +1) begin : adc_ch_di_p
  4. 		io_delay_iserdes u_io_delay_iserdes(
  5.         //serdes data in and Parallel data out 
  6.         .data_in                    (adc_di_p[i]                ),
  7.         .data_out                   (data_out[i]                   ),
  8.         //iodelay
  9.         .delay_data                 (delay_data                 ),
  10.         .delay_valid                (delay_valid                ),
  11.         //system signal
  12.         .clk_312_5                  (clk_312_5                  ),
  13.         .clk_625_p                  (clk_625_p                  ),
  14.         .clk_625_n                  (clk_625_n                  ),
  15.         .rst                        (rst                        ));
  16. 	end
  17. 	endgenerate 
  18. //-----------------------------------------------------------
  19. //-----------------------------------------------------------
  20.  
  21.  
  22. initial
  23. begin
  24.         delay_data      =0;
  25.         delay_valid     =0;
  26.         data_clk        =0;
  27.                         
  28.         clk_312_5       =0;
  29.         clk_625_p       =0;
  30.         clk_625_n       =1;
  31.         rst             =1;
  32.         #100;
  33.         rst             =0;
  34.         #100;
  35.         delay_data      =9'd500;
  36.         delay_valid     =1'b1;
  37.         #10;
  38.         delay_data      =9'd0;
  39.         delay_valid     =1'b0;
  40.  
  41.  
  42. end

解串后的数据。在idelay写入时，存在几个周期的数据错误。在idelay生效后，解串出来的数据与原始数据一致。解串成功。

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