XADC 原理及Xilinx FPGA XADC IP

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文章目录

前言

一、XADC是什么

一、XADC的引脚介绍

二、XADC端口介绍

四、XADC的寄存器接口

五、时序图

六、Vivado IP核调用仿真

调用IP核

仿真查看

前言

        XADC这个词，刚去公司上班的时候就听到老同事常常提到，但是自己不知道是啥玩意。后面自己下来学习才对它有一定的了解；

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提示：以下是本篇文章正文内容，下面案例可供参考

一、XADC是什么

         参考的XLINX的ug480_7Series_XADC手册，它的涵义概括：XADC包括一个双16位（有效12位），1兆样本每秒（MSPS）ADC和片上传感器。adc为一系列应用提供了通用的高精度模拟接口，最多可访问17个外部模拟输入通道。。图1-1显示了XADC的方框图。

         结合图片来看一下

与图片1-1相关注释仅限  Zynq‑7000  SoC  器件；          

        XADC还包括多个片上传感器，支持测量片上电源电压和芯片温度。ADC  转换数据存储在称为状态寄存器的专用寄存器中。这些寄存器可通过FPGA 互连使用称为动态重配置端口  (DRP)  的16位同步读写端口访问ADC  转换数据也可 以通过  JTAG  TAP  访问，无论是在配置之前（预配置）还是配置之后。对于  JTAG  TAP，用户不需要例化  XADC，使用有FPGA  JTAG  基础设施的专用接口。如后文所述，如果  XADC  未在设计中例化，则该器件将在预定义模式（称为默认模式）下运行，该模式监控片上温度和电源电压。

        

一、XADC的引脚介绍

        VCCADC_0：这是  XADC  中  ADC  和其他模拟电路的模拟电源引脚。它可以连接到到1.8V  VCCAUX 电源；但是，在混合信号系统中，电源应连接到单独的  1.8V  模拟（如果使用）；

        GNDADC_0：接地；

        VREFP_0：参考电压输入；该引脚可以绑定到一个外部的1.25V，以获得adc的最佳性能。它应被视为一个模拟信号，与VREFN信号一起提供一个差分的1.25V电压。通过将此引脚连接到GNDADC，片上参考源被激活。如果没有提供外部引用，则该引脚应该始终连接到GNDADC；

        VREFN_0：同上；

        VP_0：专用模拟输入；这是专用差动模拟输入通道（VP/VN）的正输入端。模拟输入信道非常灵活，并支持多种模拟输入信号类型。如果不使用，该引脚应连接到GND。

        VN_0：同上；

        _AD0P_ to _AD15P_：这些是多功能引脚，可以支持模拟输入，或者可以用作常规数字输入/输出（参见图1-1)。这些引脚支持差动辅助模拟输入通道（VAUXP/VAUXN）的多达16个正输入端子。模拟输入信道非常灵活，并支持多种模拟输入信号类型。当不被用作模拟输入时，这些引脚可以像任何其他数字I/O一样被处理；

        _AD0N_ to _AD15N_：同上。

        

二、XADC端口介绍

        

以DRP的端口说明（DRP的端口数据相比于AXI4简单一点）：

        DI[15:0]：（I）为DRP的输入数据总线；

        DO[15:0]：（O）DRP的输出数据总线；

        DADDR[6:0]：（I） 为DRP的地址总线；

        DEN：（I）为DRP启用信号 ；    

        DWE：（I）为DRP启用写功能；

        DCLK：（I）针对DRP的时钟输入；

        DRDY：（O）为DRP提供相应的数据准备信号；

        RESET：（I）为XADC控制逻辑的异步复位信号。当DCLK停止时，重置将被同步终止到DCLK或内部配置时钟；

        CONVST：（I）转换开始输入;

        CONVSTCLK：（I）转换启动时钟输入。此输入端已连接到一个时钟网。与CONVST一样，该输入控制ADC 输入上的采样瞬间，并且仅在事件模式定时中使用。这个输入来自于FPGA逻辑中的本地时钟分配网络。因此，为了实现对采样瞬间（延迟和抖动）的最佳控制，一个全局时钟输入可以被用作CONVST源;

        VP , VN：（I）一个专用的模拟输入对。XADC有一对专用的模拟输入引脚，提供一个差分模拟输入。当使用XADC特性进行设计，但不使用VP和VN的专用外部通道时，您应该将VP和VN同时连接到模拟地面上;

        VAUXP[15:0], VAUXN[15:0]：（I ）16对辅助模拟输入对。除了专用的差分模拟输入外，XADC还可以通过配置数字输入/O为模拟输入来访问16个差分模拟输入。这些输入也可以通过JTAG端口;

        ALM[0]：（O）温度传感器报警输出。

        ALM[1]：（O）VCCINT传感器报警输出。

        ALM[2]：（O）VCCAUX传感器报警输出

        ALM[3]：（O）VCCBRAM传感器报警输出。

        ALM[4]：（O）VCCPINT传感器报警输出。

        ALM[5]：（O）VCCPAUX传感器报警输出。

        ALM[6]：（O）VCCO_DDR传感器报警输出

        ALM[7]：（O）总线的逻辑或。可用于标记任何警报的发生。

        OT：（O）超温报警输出。

        MUXADDR[4:0]： （O）这些输出在外部多路复用器模式下使用。它们表示要转换的序列中的下一个通道的地址。它们为外部多路复用器提供通道地址；

        CHANNEL[4:0]:（O）通道选择输出。对于当前ADC转换的ADC输入MUX通道选择在ADC转换结束时被放置在这些输出上。

        EOC：（O）转换信号结束。当测量值被写入状态寄存器时，该信号在ADC转换结束时转换到高电平

        EOS：（O）序列结束。当从自动通道序列中的最后一个通道的测量数据被写入状态寄存器时，该信号转换到高电平；

        BUSY：（O）ADC忙信号。这个信号在ADC转换过程中转换到高电平；

        JTAGLOCKED：（O）表示JTAG接口已发出DRP端口锁定请求。该信号也用于指示DRP准备访问（当低时）；

        JTAGMODIFIED：（O）用于指示已发生JTAG写入DRP。

        JTAGBUSY：（O）用于指示正在进行的JTAG DRP事务。

注：VCCINT(内核电压)，VCCAUX（辅助电压），VCCRAM（RAM块电压），VCCO（IO电压）

四、XADC的寄存器接口

        图片4-1说明了XADC寄存器接口。寄存器接口中的所有寄存器都可以通过动态重新配置端口（DRP）进行访问。DRP可以通过FPGA逻辑端口或JTAG TAP进行访问。DRP允许访问最多128个16位寄存器（DADDR[6：0] = 00h到7Fh）。前64个访问位置（DADDR[6：0] = 00h到3Fh）是只读的，并包含ADC测量数据。这些寄存器被称为状态寄存器。控制寄存器位于40h到7Fh的地址处，并且可通过DRP可读或可写。

        

Status Registers和Control Registers具体内容查阅手册

五、时序图

连续采样

 动态重新配置端口（DRP）

六、Vivado IP核调用仿真

调用IP核

 PS：默认选择，简单的时序，熟悉在深入

仿真查看

1.  PS：结合时序图查看仿真
2. 更多准确详细信息请查阅手册ug480和pg091