Verilog 使用$readmemb .txt对非IP核的ROM/RAM的初始化_verilog对自己写的rom初始化

对于直接调用rom/ram的ip核使用mif文件核hex文件将其初始化操作还是很简单的。这里讲自己编写简易的rom，使用txt文件对它初始化。

直接上模型代码：

module rom(data,addr,read);
output [7:0]  data;
input  [3:0]  addr;
input 		  read;
reg    [7:0]  memory [13'h1fff:0];
wire   [7:0]  data;

assign data = (read) ? memory[addr] : 8'hzz;

initial
	$readmemb("D:/altera/15.0/rom/rom.txt",memory);  //这个memory就是上面定义的reg memory。
endmodule
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以及txt文件中的数据：

@000
11110000
11111111
11001011
11101010
11011111
11101010
01010101
01011010
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testbench代码

`timescale 1 ps/ 1 ps
module rom_vlg_tst();
// constants                                           
// general purpose registers
// test vector input registers
reg [3:0] addr;
reg read;
// wires                                               
wire [7:0]  data;

// assign statements (if any)                          
rom i1 (
// port map - connection between master port
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