7、边沿触发-D型触发器_d触发器的真值表和时序图

<6>提到了水平触发的D型触发器，它的特点就是在时钟为低电平的时候，数据输入是无效的，只有当时钟为高电平I的时候，数据的输入才会输出到Q。

有时候，需要另外一种触发方式，即边缘触发。对边沿触发器而言，只有当时钟从0跳变到1时，才会引起输出的改变。边沿触发的D型触发器，它由两级R-S触发器按如下方式连接而成。

时钟端的输入既控制着第一级R-S触发器，也控制着第二级，但是要注意的是时钟信号在第一级中进行了取反操作，这意味着除了当时钟信号为0时保存数据外，第一级R-S触发器和D型触发器工作原理完全一致。

进一步分析:

1、非工作状态下，其数据和时钟输入均为0，且Q的输出也为0

2、使数据端输入1，则改变了第一级触发器的状态，因为时钟输入取反变为1。

      但是第二级触发器状态保持不变，因为时钟输入仍然为0。

3、现在把时钟输入变为1，这就引起了第二级触发器输出的改变，使Q输出变为1。

      不同点在于，无论数据端输入发生何种变化都不会影响Q的输出。

因此，只有在时钟输入从0变为1的瞬间，Q的输出才发生改变。

因此，它的真值表表示为如下（向上箭头表示从0变为1，称之为正跳变。反之就是负跳变）：

它的符号如下所示，小三角符号表示触发器是边沿触发。

 

下面展示一下使用边沿D型触发器的电路，回想前面提到的振荡器，它总是周期的输出0和1变化。把振荡器的输出作为边沿D型触发器的时钟输入，而触发器的<Q反>输出又作为自己的数据端输入，电路图如下所示：

电路刚启动的时候，假设时钟的输入等于0且Q的输出也为0，那么Q反的输出则为1，而Q反是和D端输入相连接的。

当时钟从0变为1，Q的输出则与D的输入相同

现在时钟输入为1，如下表所示：

当时钟输入变为0，不会影响到输出，如下表所示：

现在时钟又变为1。由于D的输入为0，那么Q输出为0，且Q反输出为1。

所以D的输入也变为1，如下表所示：

以上的现象可以简单的总结为：每当时钟输入由0变为1时，Q端输出就会发生变化。下面的时序图可以更加清楚的说明这个问题。

如果这个振荡器的频率是20Hz(即20个周期的时间为1秒)，那么Q的输出频率为它的一半，即10Hz。由于这个原因，这种电路称之为分频器，它的Q反输出反馈到触发器的数据端输入D。

当然，分频器的输出可以作为另外一个分频器的clk输入，并再一次进行分频。下面是三个分频器连接在一起的示意图:

上面顶部4个信号变化规律如下图所示。

这只是给出其中一部分，因为这个电路会重复上述过程周而复始地变化下去。如果在这幅图标上0和1的值，则会是如下：

如果把该图顺时针旋转90度，然后从左往右记录下每一行的4位数字，则会如下表所示：

可以看到，该电路具备有计数功能。把这8个触发器连接到一起，然后放入到一个盒子里面，构成一个8位计数器。

每一个触发器的输出都是下一个触发器的时钟输入，这种必然会有一定的延时，更先进的计数器是“并行（同步）计数器”，这种计数器的所有输出是在同一时刻改变的。

 

随着触发器功能的增加，它的结构也变得更加复杂，下面给出一个带有预置和清零功能的边沿性D触发器。

它的真值表如下所示，当预置和清零都为0时候，它就是普通的边沿D触发器。

电路图符号如下所示：

 

以上，就是边沿D型触发器。