Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现

理论上，FPGA从编程到下载实现预期功能的过程最少仅需要上述7个步骤中的4、5、6和7，即RTL分析、综合、实现和下载。其中的RTL分析、综合、实现的具体含义和区别又是什么？

2、RTL分析（RTL analysis）

一般来讲，通常的设计输入都是Verilog、VHDL或者System Verilog等硬件描述语言HDL编写的文件，RTL分析这一步就是将HDL语言转化成逻辑电路图的过程。比如HDL语言描述的计数器转化成对应的逻辑电路，又或者下例中的HDL语言描述的加法器转化成对应的逻辑电路。

假设要实现简单的加法器----2个8bit输入的加法，不考虑进位，即输出同样为8bit。根据需求可以很容易地写出代码：

module test(
	input		[7:0]	in1,
	input		[7:0]	in2,
	output		[7:0]	out
);

assign out = in1 + in2;		//简单加法器

endmodule
1
2
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4
5
6
7
8
9

这个代码的核心只有一句，就是用一个assign语句将两个输入相加。这一语句转化成逻辑电路，很明显就是一个加法器。

光说不练云玩家，接下来添加测试工程，并把该文件保存后，按下图顺序点击：

可以看到RTL分析后的电路：

和预期的一致吧？就