Verilog中循环的使用_verilog循环语句的使用

Verilog中提供了四种循环语句，可用于控制语句的执行次数，分别为：for，while，repeat，forever。其中，for，while，repeat是可综合的，但循环的次数需要在编译之前就确定，动态改变循环次数的语句是不可综合的。forever语句是不可综合的，主要用于产生各种仿真激励。

一、repeat语句

repeat语句执行指定循环数，如果循环计数表达式的指不确定，即为x或z时，那么循环次数按0次处理。repeat语句的语法是为：

repeat（循环次数表达式） begin

语句快；

end

其中，循环次数表达式用于指定循环次数，可以是一个整数、变量或者数值表达式。如果是变量或者数值表达式，其数值只在第一次循环时得到计算，从而可以事先确定循环次数&#