VHDL4：VHDL带控制端口的乘法器并仿真_vhdl用并行法原理设计一个4*4位乘法器代码

目录

1. 示例说明

2. VHDL源码

3. 运行结果

4. 功能仿真结果

---

1. 示例说明

本例是一个带控制端口的乘法器，该乘法器用于完成两个位向量的相乘。

该乘法器有2个输入端口: in1和in2

          1个输出端口: pout

                   1个控制端口cnt1

其中输入端口和输出端口in1、in2、pout的类型为位向量；

         控制端口cnt1的类型为位，取值为'0'或'1';

当控制端口cnt1为‘1’时，对输入端口的两个位向量进行乘法操作，否则不进行任何操作。

2. VHDL源码

源码如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

-- 带控制端口的乘法器

entity EG3 is

port(

                   in1:  IN STD_LOGIC_VECTOR(15 DOWNTO 0);

                   in2:  IN STD_LOGIC_VECTOR(15 DOWNTO 0);

                   cnt1: BIT;

                   pout: out STD_LOGIC_VECTOR(31 DOWNTO 0)              

);

end EG3;

architecture func of EG3 is

begin

         process(cnt1)

         begin

                   if(cnt1 = '1') then pout <= in1 * in2 after 2ns;

                   end if;

         end process;

end func;

3. 运行结果

4. 功能仿真结果