VSCODE-Verilog开发插件/(代码格式化+Verilog文件树显示+一键例化+UCF转XDC+代码错误检查+语法高亮)_vscode verilog 语法检查

VSCODE插件 verilog-hdl-farmat /FPGA开发插件/Verilog开发插件/Verilog文件树

VSCODE插件,可实现功能:

功能总结

Verilog 代码格式化

• 变量对齐
• 逗号对齐
• 括号对齐
• 快捷键：CTRL + L

一键例化功能

• 例化的代码自动复制到剪切板
• 快捷键：ctrl+shift+p :输入 Convert_instance

UCF 转 XDC 文件

• 正常顺序转换
• 可实现序号的从小到大的排列
• 快捷键：ctrl+shift+p :输入 Convert UCF to XDC NORMAL ORDER 或 Convert UCF to XDC SORT ORDER

语法高亮

• ucf, xdc, do, tcl 语法高亮
• Verilog 语法高亮
• 高云 .cst 语法高亮

Verilog 代码常用片段

Verilog 代码定义变量悬停显示

代码错误检查

• 加入 Verilog-HDL/SystemVerilog/Bluespec SystemVerilog 的 linter（Verilog 语法检测）功能

Vivado 仿真文件的快速转换功能

• 进入 Vivado 工程下的 sim_1\\behav\\questa（或者 modelsim）里面运行命令 Convert Modelsim do 则会把 xxx_compile.do, xxx_elaborate.do, xxx_simulate.do 和加入用户自定义配置文件生成一键运行的 tb.do 文件

incrementSelection 的功能

• 使用多个游标进行递增、递减或反向选择

加入了 Verilog 文件树显示功能

• 需要命令 Find Verilog Modules 触发和刷新

前言

• 注意
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