FPGA学习之锁相环生成不同频率时钟（quartus中用锁相环分频或者倍频能够有效减少时钟发生部分的代码量，也可以实现任意时钟频率。）

作者：IT小白 | 2024-08-17 16:04:15

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1.创建锁相环测试文件

点击IP Catalog图标，如图选择到ALTPLL

双击ALTPLL命名为my_pll,并选择verilog，然后点击ok

系统时钟为50M，所以这里改为50，然后点击next

一直点击next到这个界面，并且配置如图，选择外部时钟频率，并改为25M，然后点击next

这里是设置第二个时钟频率，设置为100M，然后点击next

一直点击next到这个界面，选择my_pll_inst.v文件，这个是调用IP核的端口，然后点击finish

2.编写模块软件

这是模块RTL图

3.编写仿真测试文件

4.仿真结果如下

工程文件上传至qq群：868412045

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