转行人必看：数字IC前端设计学习路线与方法（内附学习视频）

众所周知，数字前端设计对于工程师的能力要求比较高，不仅有学历上的要求，还要求掌握很多的知识技能。不少跨专业想要转行的小伙伴对数字前端设计这个岗位不是很了解，下面IC修真院就带大家全面了解一下数字IC前端设计。

数字前端到底是什么？

集成电路设计（Integrated Circuit，简称IC）一般分为数字IC设计、模拟IC设计和数模混合IC设计。

数字IC设计一般又会进一步细分为前端设计（Front-end Design）和后端设计（Backend Design）。

前端数字IC工程师的工作一般包括电路规范（Spec.）的撰写，电路架构的设计，电路的实现以及验证、综合出符合要求的电路网表（netlist），最后按一定的工作规范要求提交netlist 给后端部门。

数字前端设计工程师需要具有什么能力？

数字前端设计工程师必备技能

1、熟悉数字电路设计
2、熟悉Verilog或VHDL
3、熟悉异步电路设计
4、熟悉FIFO的设计
5、熟悉UNIX系统及其工具的使用
6、熟悉脚本语言Perl、Shell、Tcl等
7、熟悉C/C++语言、SystemVerilog、Matlab等
8、熟悉DC、VCS、Verdi、LEC、PT、Spyglass等工具的使用
9、有FPGA验证经验
10、熟悉CMOS电路原理
11、熟悉数字信号处理算法、通信算法、图像算法、人工智能算法等中的一种或多种
12、熟悉计算机体系结构、熟悉通用MCU/SOC设计流程
13、熟悉各种总线协议、接口协议等14、有相关芯片设计/流片经验

对于刚入门的人来说，数字IC前端设计需要具备的能力：

扎实的Verilog功底
一般来说Verilog是问的最多的，Verilog写代码本身是很容易的，但想要写出高质量的代码，需要有一定的经验。

项目的debug能力
同样一个很简单代码，大家的水平都是不一样的。 这就需要能懂很多的协议，面试的时候水平也就体现了出来。

各种常见的IP都能够了解一下，因为写的代码在前端设计中，用于不同的地方（移动端、通讯芯片等），所以这个岗位需要懂很多的协议，要花费很多的时间了解各种总线，各种架构。

这个岗位的要求虽然比较高，但相比于后端，验证这些岗位掌握的技能反而没那么多，但需要掌握的更扎实。

薪资和发展

数字前端设计工程师的薪资待遇比较高，就连应届毕业生的薪资都可以达到12K-20k，具体薪资和学历，专业，公司这些都息息相关。一般来说，硕士以上薪资可以达到年薪40W，一线城市的薪资大概是年薪25W+。

随着IC行业的不断发展，薪资也水涨船高，尤其是有经验的工程师非常吃香，可谓是越老越吃香，再也没有中年失业的烦恼。

数字前端设计推荐书籍

《Verilog HDL高级数字设计（第2版）》
作者：西乐提（MichaelD.Ciletti）
出版社：电子工业出版社

书里对如何用Verilog HDL对数字系统进行建模、设计、验证讲的很详细，涵盖了RISC、UART、异步FIFO、数字信号处理、乘法器和触发器相关知识。对ASIC/FPGA系统芯片工程设计开发的关键技术与流程也进行了深入讲解。

对于前端设计来说，这本书对code水平提升很有帮助，大家可以试着做个简单但完整的设计。

《数字集成电路:电路、系统与设计(第2版)》
作者：拉贝尔（Jan M.Rabaey）
出版社：电子工业出版社

这本书是美国加州大学伯克利分校的经典教材，也是国内高校的参考教材和考研参考书。书里详细地介绍了MOS管原理、CMOS组合逻辑、时序逻辑、加法器乘法器等运算单元、存储结构、以及时序、互连、电路寄生效应，包含充分的理论分析和电路结构图。

想要成为一名数字数字前端设计工程师，不仅需要扎实的知识技能，还要有相关的项目经验。如果你只会理论知识但是无法落地到真正的项目操作，“纸上谈兵”是没有用的。

现在IC修真院就有一个机会，让大家可以系统学习。

数字前端设计学习视频

目录
数字前端设计基础阶段

Linux
基本概念及服务器登录
目录操作
文件压缩
文件操作
vi编辑器1
vi编辑器2
其他命令操作
Linux总结

数字电路基础
数值和码值
逻辑代数运算
组合逻辑电路
触发器
时序逻辑电路
总结

Verilog HDL基础
Verilog 概述
Verilog 建模
Verilog 基本语法概念
Verilog 模块结构
Verilog 数据类型，常量，变量
Verilog 运算符
Verilog 赋值语句和块语句
Verilog 条件语句
Verilog 循环语句1
Verilog 循环语句2
Verilog always语句
Verilog always以及initial语句
Verilog 任务
Verilog函数
Verilog 基础语句总结
Verilog 系统任务
Verilog预编译处理语句
Verilog 语法总结
verilog描述半加器电路设计及验证
verilog描述全加器电路设计及验证
verilog描述数据选择器电路设计及验证
verilog描述数据比较器电路设计及验证
verilog描述计数器电路设计及验证
verilog描述D触发器电路设计及验证
Verilog描述加法器、乘法器电路设计及验证
Verilog 设计层次描述
Verilog 测试与验证
Verilog 同步状态机原理和设计1
Verilog 同步状态机原理和设计2
Verilog 可综合设计
阻塞和非阻塞
Verilog总结

ASIC概述
常见概念介绍
计算机体系架构
ASIC设计流程
ASIC制造流程

基础知识总结和回顾
组合逻辑电路（MUX及其电路实现）
时序逻辑电路（DFF）
介绍亚稳态
建立时间裕量、保持时间裕量
时序收敛
关键路径
常见EDA工具介绍
版本控制SVN
脚本语言–Makefile
vcs编译仿真
dve调试
编译仿真_Verdi使用

模块设计训练
模块设计实例及常用协议介绍
同步FIFO的基本概念
同步FIFO的Verilog代码实现
同步FIFO的TB搭建及调试
异步FIFO的基本概念
异步FIFO的逻辑框图
单比特信号的跨时钟处理
UART协议相关概念的介绍
UART协议计算
UART的设计规格书
常见握手方式
SPI协议相关概念的介绍
SPI实际应用场景
SPI的优缺点
SPI的设计规格书
APB协议相关概念介绍
APB接口信号
APB接口时序
APB协议向UART/SPI协议的转换
AMBA简述
AMBA握手机制
AHB协议介绍
AHB协议信号介绍
AHB协议时序

模块实例整体答疑及总结
答疑及总结

模块设计项目实战1（模块设计：Mem控制器设计）
AXI protocol
Memory overview
DDR SDRAM
Memory controller design

模块设计项目实战2（模块设计：Flash控制器设计）
Flash overview and mode
Flash controller spec
Flash controller interface
Flash controller timing

spyglass的使用
DesignWare库的介绍
使用spyglass对项目实战的RTL代码进行分析

SOC系统设计及综合
SOC系统设计
SOC概述
SOC设计流程
SOC系统架构
IP复用的设计方法
综合
可测性设计
低功耗设计
计算机体系架构
计算机存储架构

SOC项目实战（MCU项目）
时钟
复位
低功耗

综合
IC设计综合的定义
IC设计综合的过程
IC设计综合的结果
IC设计综合的后续
IC设计中时序约束的定义
IC设计中时序约束的组成
I/O约束概述
设计规则约束-DRC
各种时钟定义
时钟关系
时钟属性
时序特例
综合方法
综合优化

需要学习资料的同学，可以私信留下正确的联系方式，老师会主动联系你发送学习资料！学习之路上，IC修真院与你同行。