用verilog实现3-8译码器和全加器_用verilog设计一个3-8译码器,要求不使用分支语句

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提示：以下是本篇文章正文内容，下面案例可供参考

一、用verilog实现3-8译码器

首先在一个磁盘上创建一个文档。

如下图：

在文档中在创建两个文档来储存项目和代码。

如图：

 之后在quartus上建好项目后，填写代码。

代码如图：

 代码写好后在工具toos中找到RTL电路，呈现出电路。

电路如下：

 其中3-8译码器的真值表如下：

而有logisims 的电路如下：

由此可见，RTL电路是将中间部位省略成一个部件来代替繁琐的线路，也可以查看中间部位的线路。 

二、用verilog实现全加器

1.建文件，建项目如上。

2.首先用代码实现1位的全加器。先写代码，再写RTL电路图

如图：

3.在这基础上进一步实现4位全加器，先写代码，再运行RTL电路图。 

如图：

 其图中的大部件可以点开观看。

如图：

4.根据4位全加器的代码的规律，实现8位全加器的代码，运行RTL电路图。
如图： 

5.根据规律实现16位全加器的代码和运行RTL电路图。

如图： 

 

总结

1.根据规律实现往后的代码和更多位的全加器。

2.可以运行代码，来快速的到电路图。

3.还需多加练习，来加强verilog的熟练度。