大疆FPGA/芯片开发工程师（B卷）笔试题（含详解）_在uvm和systemverilog基础知识描述错误的是

大疆芯片开发岗B卷

**说明：答案仅供参考，个别可能存在错误。**

一、单选题

1.在UVM和SystemVerilog的基础知识中，描述错误的是（B）
  A、如果某个操作消耗仿真时间，那么这个操作不能定义在function中。
  B、当仿真命令行中出现+UVM_VERBOSITY=MEDIUM时`uvm_info(“exam”,“DJI”,UVM_LOW)对应的message不会被打印出来
  C、build_phase用于创建component而且是top down执行的。
  D、sequence中定义dmac变量，此sequence的`uvm_do_with(tr,{tr.dmac == dmac;})语句中的约束不起作用。
解析：在打印信息之前，UVM会比较要显示信息的冗余度级别与默认的冗余度阈值，如果小于等于阈值，就会显示，否则不会显示。默认的冗余度阈值是UVM_MEDIUM，所有低于等于UVM_MEDIUM（如UVM_LOW）的信息都会被打印出来，冗余度UVM_HIGH则不打印出来。

2.如果只使用（2选1MUX）完成异或门逻辑，最少需要（2）个MUX 。