一句话或一张图讲清楚系列之——IDELAYE2的用法_idelaye2使用

主要参考：

Xilinx IDELAYE2应用笔记及仿真实操-CSDN博客

xilinx原语介绍及仿真——IDELAYE2 & IDELAYCTRL_idelayctrl原语使用说明-CSDN博客

1 原理

        IDELAYE2一般用于对输入lvds高速信号进行延时微调，可以把时钟和数据都单独微调；如果数据在PCB布线时保证等长，也可以只对时钟进行延时微调；如果布线等长，不微调也可以。

        FPGA的每个引脚都有一个IDELAYE2，FPGA外部输入信号可以通过IDELAYE2的IDATAIN引脚进入IDELAYE2进行延时，FPGA内部逻辑可以通过IDELAYE2的DATAIN引脚进入IDELAYE2进行延时。

        延时值可以在综合实现前通过例化属性IDELAY_VALUE决定并固定不变；或在运行过程中通过LD控制引脚加载CNTVALUEIN引脚上的值，还可以通过CE与INC引脚的配合对延时值进行递增或递减。

2 系统框图

常与ISERDESE2配合使用，先微调，再串转并

3    模块引脚

4    引脚说明

LD在FIX模式下无效，VARIABLE模式下可以加载属性IDELAY_VALUE定义的延时值，VARIABLE_LOAD模式下可以加载引脚CNTVALUEIN上的延时值。

DE和INC配合使用，可在VARIABLE和VARIABLE_LOAD模式下递增或递减延时值。

5    属性

IDELAYE2 #(
      .CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion (FALSE, TRUE)
      .DELAY_SRC("IDATAIN"), // Delay input (IDATAIN, DATAIN)
      .HIGH_PERFORMANCE_MODE("TRUE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE")
      .IDELAY_TYPE("FIXED"), // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE
      .IDELAY_VALUE(0), // Input delay tap setting (0-31)
      .PIPE_SEL("FALSE"), // Select pipelined mode, FALSE, TRUE
      .REFCLK_FREQUENCY(200.0), // IDELAYCTRL clock input frequency in MHz (190.0-210.0, 290.0-310.0).
      .SIGNAL_PATTERN("DATA") // DATA, CLOCK input signal
   )

6    延时精度

delay_resolution = 1/(32 * 2 * f)*1000000

其中f是参考时钟频率，即IDELAYCTRL的引脚REFCLK上的时钟频率，单位是MHz，delay_resolution的单位是ps

例如：

f=200MHz时，delay_resolution=78ps

f=300MHz时，delay_resolution=52ps

f=400MHz时，delay_resolution=39ps

7 延时值

总延时值还要加上固定的600ps(与参考时钟频率无关)

delay_time=600ps + tap * delay_resolution

8    延时模式

属性IDELAY_TYPE可以选择不同的延时模式

8.1    FIXED固定延迟模式

延时值由属性IDELAY_VALUE决定，且固定不变。不可通过加载引脚LD加载CNTVALUEIN引脚上的输入延时值，也不可通过递增/递减引脚CE和INC改变延时值。输出延时值CNTVALUEOUT始终保持不变。

8.2    VARIABLE可变延迟模式

延时值可通过加载引脚LD加载属性IDELAY_VALUE定义的值，也可通过递增/递减引脚CE和INC改变延时值。输入引脚上的延时值CNTVALUEIN无效。

8.3    VARIABLE_LOAD可加载、可变延迟模式

与VARIABLE模式的区别是LD加载的是输入引脚上的延时值CNTVALUEIN。

9 IDELAYCTRL

IDELAYCTRL模块使用用户提供的REFCLK，连续校准其区域内的IDELAY和ODELAY，以减少工艺、电压和温度变化的影响。