【机密】数字IC后端笔试面试题库（附知识星球活动）_数字后端ppa指什么内容

【机密】数字IC后端笔试面试题库（附知识星球活动）

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最近很多公司的校招都陆续开始了，不知道今年应届生的小伙伴们准备好了没？如果你们是吾爱 IC 社区的老铁，平时又在看小编公众号的文章和知识星球的分享，那么校招笔试和面试的那些题目，对你来说一定是小菜一碟。

今天小编刚好要想一些校招和社招的面试题目，顺便脑洞一开，洋洋洒洒罗列下数字 IC 后端设计实现笔试面试常见的题目，当然这些题目还包括小编本次命题的校招真题哦。你说你们是不是很有福气呢？如果拿到比较好的 offer，是不是应该跑上海来请小编喝一杯咖啡呢？

1. 简述数字 IC 设计流程

1. 阐述下数字后端如何选择工艺节点（process node），如何选择 metal stack(比如是选用 1P7M 还是 1P8M)?

3. 如何做好 floorplan? 大概阐述下做 floorplan 的步骤？如何 qualify floorplan?

4. 当 design 中 memory 特别多，多到已经无法全部摆放在 boundary 的周围，请问是否可以把 memory 摆放在 core 区域，为什么？这样做的利弊分别是什么？

5. 如何规划 powerplan? 衡量 powerplan 好坏的指标有哪些？

如何评价数字后端设计中 floorplan 的好坏？

6. 影响标准单元延迟的因素有哪些？net delay是否可以为负值？为什么？如果可以为负值，请解释原因。

7. 请阐述 placement 这个步骤的作用，干什么的？placement 这步包含哪些子步骤？

8. 在 placement 阶段，针对时钟 clock 和 reset 等信号，是否需要额外特殊处理？为什么？

9.placement 后，如果发现 timing violation 比较大，应该如何 debug？应该从哪些方面着手分析？

10. placement 阶段优化 timing 的方法，策略有哪些？

11. 如何 qualify 一个 placement 结果？

12.placement 阶段是否需要设置 clock uncertainty? 如果需要，应该设多少值？

13. 何为 congestion？如果 design 中有比较严重的 congestion，应该如何处理？

想要彻底掌握 placement 各种技巧，这个一定可以如你所愿！

14. 阐述下时钟树综合（clock tree synthesis）的作用？为何要做时钟树综合？

15. 时钟树上 clock inverter 或者 buffer 的类型应该如何确定？是否可以用 clock buffer 来长 tree？

16. 要想让工具长好某段 tree，应该告诉工具哪些要素？如何 qualify 一段 clock tree?

17.Clock tree latency 和 clock skew 哪个更重要？

18.Clock tree 太长有何坏处？clock skew 较大有何利弊？

19.cts 之后 clock skew 是有哪些部分组成？cto 后的 clock skew 值和 cts 后的 clock skew 值有何不一样？

20. 对于一个时钟结构比较复杂的设计，给你一个 placement 的 constraint，你能否编写出时钟树约束文件（并非是指定 clock inverter 类型，max transition 值等）？详述下你是如何分析设计的时钟结构的？

21.cts 后如何分析时钟树是否合理？

数字后端设计实现之时钟树综合实践篇

22. 给定一个 timing report，要求判断这条 path 是 setup 还是 hold 的 timing report? 要求判断当前的 report 是什么阶段的 report? 分析该条 path 是否有异常（比如某个 delay 值比较大等等）？

23. 阐述下 clock inter-balance 是干什么用的？分析其存在的合理性。

24. 阐述下 logic exclusive 和 physical exclusive 的区别。

25. 如何实现某几路 data path 上的 delay 值接近？

26. 阐述 Create_clock 和 create_generated_clock 的区别和联系？在 cts 阶段，这两种 constraint 下，工具的行为有何不同？

27. 如何计算电路最高工作频率（需要特别注意时钟占空比不是 1:1 的情况）？

28. 如果从下面的两个芯片中选一个给你做数字后端设计实现，你要选哪个？请说明理由？

（1） 宽 = 3倍的长 （2） 长 **= 3倍的宽 **

1. 阐述何为 Core limitted，何为 IO Limitted? 针对 Core limitted 的 design，应该从哪些方面着手减少芯片面积？针对 IO Limitted 的 design，应该如何减少面积？

30. 如果一颗芯片中有很多的 IO Domain，需要注意哪些问题？阐述下每个 IO Domain 中应该包括哪些 cell?

31. 什么是SSO，设计 IO ring 时，如何计算 SSO？

32. 阐述下常见的 IO cell 类型有哪些？它们的结构分别是怎么样的？

33. 芯片中各种模拟 IP 应该如何摆放？它们之间的 spacing 应该如何预留？

34. 如图所示，时钟和延迟，计算到 F2 输入端 D 的 setup slack，到 F4 输入端 D 的 hold。

35. 如果设计中有 DRC （特指 spacing 和 short），hold 和 setup 违反，tape out 之前，你已经没有时间去修改所有这些违反，那么你首先修改哪个？哪个可以不管？请说明理由。

36. 如果在 core 里面某一块有太多的标准单元的 pin，有可能出现什么 place&route 的问题，如何解决？

37. 使用 low Vt 和 high Vt cell 的优缺点?

38. 什么是 PPA? 如何评估 PPA? 如何实现一个最佳的 PPA?

39. 为什么静态功耗优化要在时序收敛之后做？在有 setup 违反时做的话，会怎么样？

40. 如果设计中既有 IR-drop 的问题，又有 congestion 的问题，你如何解决？

数字 IC 设计后端实现前期预防 IR Drop 的方法汇总

41. 什么是 IR drop? 如果设计中既有 IR-drop 的问题，又有 congestion 的问题，你如何解决？

42. 什么是 OCV? 什么是 AOCV? 它们在应用上有何不同？

43. 在 timing signoff 阶段是如何将 OCV 效应考虑进来的？对于 setup 检查，derate 值是应该加在 lauch clock path 还是 capture clock path？抑或是 launch data path or capture data path？Hold 检查，又是什么样的一种情况？

44.Timing signoff 阶段，leakage 优化主要有哪些方法？leakage 优化，hold time fixing 和 max transition 等 drc 的 fixing 这三者的修复顺序应该是什么样的？为什么？

45. 出现 Setup violation 的原因有哪些？修复 setup violation 的方法有哪些？有 setup violation，芯片能够 tapeout 吗？

46. 芯片马上要 tapeout 了，发现既有 setup violation，也有 hold violation，请问应该优先 fix 哪部分 timing violation？为什么？如果 max transition violation 出现在 hold corner, 请问是否需要 fix 掉？为什么？

47.GBA 和 PBA 分别是指什么？这两者存在的意义是什么？

48. 什么是 crosstalk?crosstalk 是如何影响 timing 的？如何预防 crosstalk? 如何消除 crosstalk?

49. 什么是天线效应（Antenna Effect）？引起天线效应的主要原因有哪些？如何消除天线效应？

教你轻松玩转天线效应 (Process Antenna Effect)

1. 什么是 latchup? 在芯片设计实现阶段，应该如何考虑和避免 latchup?

51. 芯片中添加 tapcell 的作用是？为何有的芯片不用加 tapcell? 阐述 endcap cell 的作用？

52. 什么是温度反转效应？

温度反转效应（文末附 2018 数字 IC 后端最新校招笔试题目）

53. 什么是 ECO? 数字 IC 后端实现做 Function ECO，应该考虑哪些因素？阐述 Function ECO 的流程？

如何才能成为数字 IC 后端 ECO 专家？

54. 什么是 scan chain reordering? 为何要做 scan chain reordering? 使用这个 feature，有什么注意事项？

Scan chain reordering 怎么用你知道吗？

55. 什么是 isolation cell? 什么是 level shifter cell? Level shifter 的类型主要有哪些？什么时候需要加这两类 cell？加这类 cell 时，应该将它们摆放在 source 端还是 destination 端？

这些低功耗设计实现经验，你真的懂了吗？

以上这么多问题，大部分都是小编经常会提问的一些问题。如果以上所有问题，你都能够回答的很全面，很详细，那么一定能拿到special offer。如果你对这些问题仍然有困惑，可以查阅小编公众号干货内容或者知识星球上的分享和提问。当然也可以就某些问题，前往知识星球提问交流。

更多关于数字 IC 后端笔试面试题目，可以查看之前分享的数字 IC 后端笔试面试宝典。

https://t.zsxq.com/2rJQ3n6

中秋节马上到了。有不少粉丝还记得小编几个月前说过要搞一次星球活动。既然说了，一定就得兑现。由于现在星球的活动原则上一年只会有2-3 次，所以一直盼着星球活动的各位老铁们，一定要看好了，不要再错过了，错过了就只能等春节了。

知识星球活动

1. 活动时间：即刻起-----2019.09.15

2. 每日限额：三名

3. 活动价格：将原价 208 元的星球门票调整为168 元

4. 加入方式：需要审核加入，需先添加小编微信ic-backend2018，微信转账后，生成星球邀请链接（黑名单用户无法加入）。

为保证一个相对的公平性，本次活动采取限时，限名额，人工审核用户等方式来开展。

另外，告诉大家一个好消息。之前为大家准备的 innovus workshop 和 lab 均已经扫描完毕，待整理后即可分享出来。到时候会第一时间发布在知识星球上。

小编知识星球简介（如果你渴望进步，期望高薪，喜欢交流，欢迎加入 ****）：

在这里，目前已经规划并正着手做的事情：

• ICC/ICC2 lab 的编写

• 基于 ARM CPU 的后端实现流程

• 利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现

• 基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程

• 时钟树结构分析

• 低功耗设计实现

• 定期将项目中碰到的问题以案例的形式做技术分享

吾爱 IC 社区知识星球星主为公众号” 吾爱 IC 社区” 号主，从事数字 ic 后端设计实现工作近八年，拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验，成功tapeout 过三十多颗芯片。

这里是一个数字 IC 设计实现高度垂直细分领域的知识社群，聚集了无数数字 ic 前端设计，后端实现，模拟 layout 工程师们。

在这里大家可以多建立连接，多交流，多拓展人脉圈，甚至可以组织线下活动。在这里你可以就数字 ic 后端设计实现领域的相关问题进行提问，也可以就职业发展规划问题进行咨询，也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答，如遇到不懂的，也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题，提问，从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。

最重要的是在这里，能够借助这个知识社群，短期内实现年薪百万的梦想！不管你信不信，反正已经进来的朋友肯定是相信的！相遇是一种缘分，相识更是一种难能可贵的情分！如若有缘你我一定会相遇相识！知识星球二维码如下，可以扫描或者长按识别二维码进入。目前已经有286 位星球成员，感谢这286 位童鞋的支持！欢迎各位渴望进步，期望高薪的铁杆粉丝加入！终极目标是打造实现本知识星球全员年薪百万的宏伟目标。

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