vivado编译报错记录_[common 17-69] command failed: write_hw_platform i

• 此篇文章是我在使用vivado编写verilog时遇到的编译报错记录，并附带参考解决方案，持续更新~

[DRC NSTD-1]

[DRC NSTD-1] Unspecified I/O Standard: 9 out of 20 logical ports use I/O sta······
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此报错是因为在约束文件中对IO工作电压没有明确定义，解决方案[DRC NSTD-1]

[Synth 8-434]

[Synth 8-434] mixed level sensitive and edge triggered event controls are no······
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此报错是因为一个触发器不能同时是边缘触发和电平触发，解决方案[Synth 8-434]

[Common 17-69]

[Common 17-69] Command failed: write_hw_platform is only supported for synth······
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此报错是因为导出硬件时，vivado所在的视图不对，解决方案[Common 17-69]

[DRC MDRV-1]

[DRC MDRV-1] Multiple Driver Nets: Net system_i/fifo_wr_0/inst/Q[0] has mult······
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此报错是因为在不同的always块中对同一个reg变量进行了赋值，解决方案[DRC MDRV-1]

[Synth 8-7213]

[Synth 8-7213] Expression condition using operand 'rnex' does not match with······
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此报错没有找到完全一致的解决方案，经过排查是因为我将rnex的上升沿作为了敏感信号，但是在此always块里又使用了rnex的下降沿作为if的判断条件，修改条件后问题解决

[Synth 8-91]

[Synth 8-91] ambiguous clock in event control······
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此报错有两种情况，详细查看解决方案，我属于第二种，在同一个always块里，两个并行的if所处理的内容产生了交集，发生了赋值冲突，解决方案[Synth 8-91]

[IP_Flow 19-3805]

[IP_Flow 19-3805] Failed to generate and synthesize debug IPs. error copying······
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此报错是因为调试时改变mark_debug标志的端口没有将以前的断开，解决方案[IP_Flow 19-3805]

[DRC REQP-1582]

[DRC REQP-1582] iobuf_io_loaded: IOBUF stm32_ram_inst/fsmc_d_IOBUF[0]_inst p······
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此报错是因为fsmc_d是inout型，在任何其他的.v里面不能连接到，所以在顶层文件中用ILA抓取就会报错， 需要在最底层.v里面抓取波形，参考[DRC REQP-1582]