HCSL与LP-HCSL电平

前言

最近在进行飞腾图纸设计的时候对PCIE PHY的时钟电平类型纠结了好久。基本上对PCIE PHY的时钟设计可以总结成两个问题：①CPU的PCIE时钟电平类型是什么？②为什么在demo设计中没有端接匹配电阻，是CPU内部已经集成端接了吗？

因此，通过查资料和对CPU原厂提供的资料的解读，才有了初步的理解。不知道是不是做国产CPU的大佬也遇到同样的纠结。因此，对自己查到的资料和学习心得做个简单的汇总供大家一起讨论学习。如有错误请大家及时交流。

• CPU接口电平类型

其实通过这几年对该平台的学习和了解，CPU的接口电平类型不是那么复杂。

对于DDR、PCIE等这些标准性的接口在设计的时候不太需要关心其电平类型与设备正常连接就可以了。再者就是其他一些外围接口，这些外围接口通过手册可以看到是1.8VCMOS，其实确切的来说是1.8V LVCMOS电平。下表是不同电平类型的电平范围。

对于CMOS电平具有下面特点。COMS电路是电压控制器件，它的输入阻抗很大对干扰信号的捕捉能力很强。所以，一般来说不用的输入管脚不要悬空，要接上拉电阻或者下拉电阻给它一个恒定的电平。输入端接低内阻的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。

那么问题来了查看对应CPU的数据手册和参考设计，不管是4核还是8核的都会给出对应接口不使用的时候浮空或者直接地的建议或设计，这些建议或设计可能让一些刚接触此类产品的朋友来说有点蒙圈。

要想弄明白这个问题就需要注意手册中输入管脚片内上下拉状态，在每个接口章节中都给出了输入管脚片内上下拉状态是有上拉电阻的，所以各位朋友就应该明白对于CPU管脚不使用的时候就可以浮空了。下边是手册中的一点描述：

不过这时候要注意了，CPU管脚除了特定接口外的其他管脚是有复用的。这时如果设计的时候不使用这个管脚，它的上下拉需要注意两点：①硬件上要注意一定按照手册复用管脚中功能0的接口要求进行设计。②软件代码（BIOS）中一定要将不用的管脚配置成功能0的状态或者使用默认的配置就好。满足上面两个注意点后，才能说明设计中这个管脚是按照手册要求设计的，才不会存在风险。

• HSCL和LP-HCSL接口原理

解答完上述LVCMOS电平后飞腾CPU还有一个接口电平类型，那就是文章开头的PCIE PHY时钟电平类型-HCSL电平。在解答文章开头的两个疑问，则需要先对HCSL和LP-HCSL电平的区别进行讲解。

HCSL（HCSL--High−speed Current Steering Logic）一般用于PCIE参考时钟的电平类型，根据规范需要下拉电路，HCSL是电流输出驱动类型，输出结构通常通过50Ω电阻器接地的15 mA开关电流源驱动。

根据规范HCSL接口通常以50Ω负载端接，并且输出端串联22～33Ω Rs电阻来匹配50Ω阻抗。 通常IC设计时驱动器本身具有17欧姆的输出阻抗，所以，一般需要串联一个33欧姆的电阻，以获得与50欧姆传输线的匹配。对于传统的HCSL，为了避免出现过度的振铃，串联电阻RS是必须要的。规范说明如下：

所以，传统的HCSL要求DC耦合，必须仔细考虑对地的DC路径。如下图所示：

LPHCSL（Low-Power HCSL）是为了降低传统的HCSL驱动器的功耗而开发的。采用推-拉（push-pull）电压驱动，电流消耗大约4到5mA。LP-HCSL的主要优点包括更好的驱动长线的性能，易于AC耦合，减少PCB板子面积，易于布线，降低材料成本。

因此，从原理上我们一般通过AC耦合电容后直接链接负载，这样做并不会影响信号的摆幅和终端属性。如下图所示：

HCSL与LPCHSL驱动（OUTPUT）结构对比

规范对传统的HCSL和LPCHSL出结构有不同要求，如下图所示：

HCSL与LP-CHSL驱动（INPUT）结构对比

重要的是要注意HCSL驱动器与LP-HCSL驱动器对HCSL接收器来说都是一样的。如下图：

两种电平类型重要特点总结如下：

• 飞腾设计讲解

通过上文的对规范和大佬的文档集中整理，对两个电平类型的特点和设计注意点进行了详细阐述，接下来对飞腾设计进行讲解。

通过对飞腾设计的查看他们使用的是LP-HCSL的设计方法。由于通过上文可以得知INPUT端一样，那PCIE时钟的设计方案就取决于OUTPUT端。所以查看他们用的时钟发生器型号就可以一目了然了，如下图：

至此，就可以回到文档中最初的两个问题，是否已经解答了呢？所以大家在设计的时候注意自己项目中选用的时钟发生器的选型和设计要求即可，按照IC手册要求设计均能满足飞腾要求。

• 总结

其实，对于国产化的设计并不是那么难。通过标准的规范中均能找到答案。