FPGA之FIFO详解，缓冲不定长报文_fpga设计fifo位宽考虑

        在项目开发中经常会遇到不定长报文的处理，典型的有modbus rtu等等，对于STM32端，有过工作经验的朋友，基本都会去选择比如空闲中断+dma，因为非常适合实现不定长报文的接收，如果本身带有freertos等轻型操作系统，那么在实际项目工作中则需要考虑到消息队列的设计和缓存，那么对于FPGA端，我们应该如果去如何去缓存一帧不定长的报文呢，在这篇博客里，笔者通过一个练习举例为大家说明，在FPGA设计中常用到的缓存不定长报文的方法，其本身也具有一定的普遍性。

       设计一个模块包含读写位宽相同、读写深度是256的异步时钟FIFO，其中输入数据信号din和输入数据指示信号din_vld是属于clk_in时钟域的，上游模块负责写数据到本模块的FIFO中，但是报文长度不固定且小于100字节，所以有din_sop和din_eop两个信号作为报文开始和结束的指示信号，即当din_vld和din_sop同时为高时，表示输入一个报文的第一个字节，当din_vld和din_eop同时为高时，表示输入一个报文的最后一个字节。同时如果本模块FIFO写端口已写入了250个数据，这时上游模块仍有数据要写入FIFO则直接丢弃该数据。下游模块负责从本模块的FIFO中读数据，当下游模块输入rdy信号时表示下游模块已准备好可以接收FIFO中的数据了，这时如果FIFO中有数据，那么就把FIFO中的数据赋值传给输出数据信号dout送至下游模块并同时拉高dout_vld输出数据指示信号，并且本模块也会向下游模块输出dout_sop和dout_eop指示信号，即当dout_vld和dout_sop同时为高时，表示输出一个报文的第一个字节，当dout_vld和dout_eop同时为高时，表示输出一个报文的最后一个字节。输出数据信号dout和输出数据指示信号dout_vld则是属于clk_out时钟域的，上游模块din信号的写位宽和下游模块dout信号的读位宽均是8bit，表1为练习的信号列表。

表1 FIFO IP练习设计中的信号列表

      本练习是FIFO的一种经典应用，即缓存不定长报文，这在实际项目工程中是很常见，提到FIFO给人第一印象就是缓存数据的，但是它也完全可以用来存储标志信号等等。在这个练习当中，我们可以配置一个位宽是10bit的FIFO，其高两位用来缓存sop和eop标志信号，低八位用来缓存8bit的数据，上游模块按照这种规则写入FIFO，下游模块读取FIFO的时候，再把高两位数据分别赋值给dout_sop、dout_eop，低八位赋值给dout即可，如图1 FIFO IP练习的代码设计，供参考。对于FIFO IP练习的Testbench，类似于之前练习的设计，只是需要模拟给出输入信号din_sop和din_eop，如图2 FIFO IP练习的输入信号激励设计，在此也不再过多赘述了，如图3 FIFO IP练习的仿真结果。

图1 FIFO IP练习的代码设计

图2 FIFO IP练习的输入信号激励

图3 FIFO IP练习的仿真结果