HPM6750系列--第十篇 时钟系统

一、目的

        上一篇中《HPM6750系列--第九篇 GPIO详解（基本操作）》我们讲解了HPM6750 GPIO相关内容，在进一步讲解其他外设功能之前我们有必要先讲解一下HPM6750的时钟系统。

        时钟可以说是微控制器系统中的心脏，片上外设模块必须依赖时钟才能正常工作。

        

二、介绍

        首先我们先看一下整个系统的时钟框图。

        1.时钟系统

 

        整个时钟系统由三部分组成，分别为外部时钟输入、时钟源和功能时钟组成，系统中不同电源域的片上模块使用不同的功能时钟。

        如上图所示，电池备份域使用CLK_32K时钟源，XTAL32K和RC32K共同构成CLK_32K时钟源。当XTAL32K频率稳定时，CLK_32K来自XTAL32K的输 出时钟。当XTAL32K尚未稳定或没有外接32K晶振时，CLK_32K来自RC32K的输出时钟。两个时钟之间的切换自动进行。 

        电源管理域使用CLK_24M时钟源，XTAL24M和RC24M共同构成CLK_24M时钟源。当 XTAL24M使能并频率稳定时，CLK_24M来自XTAL24M的输出时钟，当XTAL24M关闭或尚未稳定时，CLK_24M来自RC24M的输出时钟。两个时钟之间的切换自动进行。

        系统电源域还有五组PLL作为时钟源（PLL0-PLL4），其中PLL1和PLL2各有两个输出，所以总共有7个PLL输出频率，PLL自身使用XTAL24M作为参考时钟输入。

        功能时钟在多个时钟源中进行选择(八选一，CLK_24M和PLL的七个输出时钟)，每个功能时钟的从这八个时钟源中选择，并且默认频率都预先设定好，具体看下面的功能时钟表。

         系统电源域时钟源列表         

        选择好时钟源之后，每个功能时钟还可以单独设置分频系数。

        功能时钟列表 

         

         例如上图中CLK_TOP_HART0功能时钟作为CPU0核心时钟，其选择PLL0CLK0作为时钟源，然后再次二分频；其中PLL0CLK0的默认输出频率为648MHz，故CPU0的时钟为324MHz。

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        ADC/I2S功能时钟说明

        针对ADC和I2S模块存在一个二级时钟选择模块，可以从多个功能时钟中选择，这样的好处是多个ADC模块间可以同步、多个I2S模块间也可以同步。

        

 

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        2.直接使用时钟源的模块 

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        3.资源节点 

        在系统电源域中，各种能够被开启或关闭的节点称为资源节点 (resource)，包括各功能模块、功能时钟、子系统电源和复位、时钟源等。

        

下游的资源节点 ENET0 的正常工作依赖于 CLK_TOP_ENET0