计算机组成课设-设计并实现LA32R架构的模型机硬件系统_设计能够产生支持下列6条la32r指令执行的数据通路所需控制信号的控制器

一、课程设计题目

1.课程设计任务与要求

本次课程设计的任务是：设计并实现LA32R架构的模型机硬件系统。该模型机的指令系统包括以下6条指令：

2. 课程设计完成条件

一台安装了EDA工具软件（Vivado）的计算机。

3.设计思路与方案

1. 设计思路
   1. 逐条分析要实现的LA32R指令的格式与功能。
   2. 设计取指令、执行指令所需的执行部件，并逐一进行仿真测试，完成功能验证。
   3. 按指令功能，设计各指令的数据通路，将执行部件进行互连，并进行仿真测试，完成功能验证。
   4. 设计控制部件，并进行仿真测试，实现指令译码功能验证。
   5. 将执行部件与控制部件进行互连，完成模型机的设计，并进行仿真测试，通过分析测试程序的运行结果，完成模型机功能的验证。
2. 设计方案

本次设计的模型机电路如图1所示。该模型机是总线结构，数据总线32位，地址总线32位。该电路包括运算器、存储器、控制器和通用寄存器等模块。其中，运算器可以完成加法、减法、与、或、或非、带符号比较、无符号比较以及直通功能。存储器可以完成数据存入读出功能，容量是256KB。控制器是采用存储逻辑实现的微程序控制器。有1个通用寄存器，可以存储32位数据。

图1模型机电路框图

图1中各功能器件上标注的控制信号的功能说明见下表。

表1微操作信号说明

3.设计原理与内容

(1) 通用寄存器堆（register）

通用寄存器堆包含32个寄存器，记为：r0~r31。每个寄存器的位宽都是：32位。其中，r0的值恒为0。其电路原理图如下：

该模块的功能及引脚信号说明如下：

注：

• 寄存器堆的读操作不受clk控制；
• 0号寄存器的值恒为0，不受写操作的影响。

该模块的Verilog HDL代码设计如下：

module Registers(busA, busB, Ra, Rb, Rw, busW, clk, RegWr);
 
input [31:0]busW;
 
input clk;
 
input RegWr;
 
input [4:0]Rw;
 
input [4:0]Ra;
 
input [4:0]Rb;
 
output [31:0]busA;
 
output [31:0]busB;
 
reg [31:0] regs [0:32];
 
reg [31:0] busA;
 
reg [31:0] busB;
 
integer i;
 
always@(*)begin
 
    regs[0]=0;
 
    busA = regs[Ra];
 
    busB = regs[Rb];
 
end
 
always@(posedge clk)begin
 
    if(RegWr == 1)begin
 
        if(Rw == 0)begin
 
            regs[Rw] = 0;
 
        end
 
        else begin
 
            regs[Rw] = busW;
 
        end
 
    end
 
end
 
endmodule

(2)立即数扩展模块(Ext)

一个立即数扩展模块Ext，该模块实现下表所示的4种方式的立即数扩展与拼接操作，以得到一个新的32位数。

该模块的参考电路框图如下：

该模块的功能及引脚信号说明如下：

该模块的Verilog HDL代码设计如下：

module Ext(input[31:0] DataIn, input[1:0]ExtOp,
 
             output[31:0]Dataout);
 
    wire [31:0]imm12;
 
    wire [31:0]imm16;
 
    wire [31:0]imm20;
 
    wire [31:0]imm26;
 
    //对ADDI.W, LD.W, ST.W指令中的12位立即数进行符号位扩展
 
    assign imm12= {{20{DataIn[21]}},DataIn[21:10]};
 
    //对BEQ,BLT指令中的立即数进行符号位扩展及其他部分的拼接
 
    assign imm16={{14{DataIn[25]}} , {DataIn[25:10], 2'b0}};
    // 对LUI12I.W指令中的20位立即数,低12位补0
    assign imm20={DataIn[24:5], 12'b0};
 
    //对B指令中的立即数进行符号位扩展及其他部分的拼接
 
    assign imm26={{4{DataIn[25]}}, DataIn[9:0] , {DataIn[25:10] , 2'b0}};
    reg [31:0]Dataout;
    always @(*)
    begin
        case(ExtOp)
        2'b00: Dataout <= imm12;
 
        2'b01: Dataout <= imm16;
        2'b10: Dataout <= imm20;
 
        2'b11: Dataout <= imm26;
    default: Dataout <= imm26;
        endcase
    end
   
endmodule

(3)程序计数器PC

该模块的参考电路框图如下：

该模块的功能及引脚信号说明如下：

该模块的Verilog HDL代码设计如下：

module PC(rst, clk, offset, pc_inc, PCdata);
 
input rst;
 
input clk;
 
input [31:0]offset;
 
input pc_inc;
 
output [31:0]PCdata;
 
reg [31:0]PCdata;
 
always@(posedge clk)begin
 
    if(rst==1)begin
 
        PCdata = 0;
 
    end
 
    else begin
 
         if(pc_inc == 1)begin
 
            PCdata = PCdata + 4;
 
         end
 
         else begin
 
            PCdata = PCdata + offset;
 
         end
 
    end
 
end
 
endmodule

(4)算术逻辑运算单元ALU

该模块的参考电路框图如下：

该模块的功能及引脚信号说明如下：

该模块的Verilog HDL代码设计如下：

module ALU(input[31:0] a, input[31:0] b, input[2:0] op, output[31:0] AddResult, output Zero, output LT);
 
    wire [31:0]m;
 
    wire [31:0]n;
 
    wire [31:0]p;
 
    wire [31:0]q;
 
    assign m = a & 32'h80000000;
    assign n = b & 32'h80000000;
 
    assign p = a & 32'h7fffffff;
    assign q = b & 32'h7fffffff;
 
    reg [31:0]AddResult;
 
    always @(*)
 
    begin
 
        case(op)
 
        3'b000:AddResult <= a + b;
        3'b001:AddResult <= a - b;
 
        3'b010:AddResult <= a & b;
        3'b011:AddResult <= a | b;
 
        3'b100:AddResult <= ~(a | b);
        3'b101:if(m == 32'h00000000 && n== 32'h00000000)begin
 
                    if(p>q)begin
 
                        AddResult <= 1;
 
                    end
 
                    else begin
 
                        AddResult <= 0;
 
                    end
 
                end
 
                else if (m == 32'h00000000 && n== 32'h80000000)begin
 
                    AddResult <= 0;
 
                end
 
                else if (m == 32'h80000000 && n== 32'h80000000)begin
 
                    if (p>q)begin
 
                        AddResult <= 1;
 
                    end
 
                    else begin
 
                        AddResult <= 0;
 
                    end
 
                end
 
                else begin
 
                    AddResult <= 1;
 
                end
 
        3'b110: if (a<b)begin
                    AddResult <= 1;
                end
                else begin
                    AddResult <= 0;
                end
        3'b111:AddResult <= b;
 
        default:AddResult <= b;
 
            endcase
 
        end
 
    reg Zero; 
 
    reg LT;
 
    always @(*)
 
    begin
 
        if (AddResult==0)begin
 
            Zero <= 1;
 
            LT <= 1;
 
        end
 
        else begin
 
            LT <= 0;
 
        end
 
    end
 
endmodule

(5) 数据存储器(RAM)

该模块的参考电路框图如下：

图中信号说明如下：

该模块的Verilog HDL代码设计如下：

module RAM(clk, MemWrEn, addr, data_in, data_out);
 
input clk;
 
input MemWrEn;
 
input [31:0] addr;
 
input [31:0] data_in;
 
output [31:0]data_out;
 
reg [31:0] regs [0:65535];
 
reg [31:0] data_out;
 
always@(*)begin
 
    if(MemWrEn == 0)begin
 
        data_out = regs[addr];
 
    end
 
end
 
always@(posedge clk)begin
 
    if(MemWrEn == 1)begin
 
            regs[addr] = data_in;
 
    end
 
end
 
endmodule

(6) 指令存储器(ROM)

该模块的参考电路框图如下：

图中信号说明如下：

该模块的Verilog HDL代码设计如下：

module ROM(address, oe,dataRomOut);
 
input [31:0]address;//地址
 
input oe;//oe 为输出允许
 
output [31:0]dataRomOut;//数据输出
 
reg [31:0]RomOut;  
 
always @(*)     //任何信号（电平）发生改变模块都执行
 
    begin
 
        if (oe)
 
            case(address[6:2])
 
                5'b00000:RomOut <= 32'b000101_0_0000_0000_0000_0000_0001_00001;
 
                5'b00001:RomOut <= 32'b000101_0_0000_0000_0000_0000_0010_00010;
 
                5'b00010:RomOut <= 32'b000101_0_1111_1111_1111_1111_1111_00011;
 
                5'b00011:RomOut <= 32'b000101_0_1111_1111_1111_1111_1110_00100;
 
                5'b00100:RomOut <= 32'b000000_0000_01_00000_00010_00001_00101;
 
                5'b00101:RomOut <= 32'b000000_0000_01_00100_00100_00011_00110;
 
                5'b00110:RomOut <= 32'b000000_0000_01_00100_00011_00100_00111;
 
                5'b00111:RomOut <= 32'b000000_0000_01_00101_00101_00001_01000;
 
                5'b01000:RomOut <= 32'b000000_0000_01_00101_00001_00101_01001;
 
                5'b01001:RomOut <= 32'b001010_0110_0000_0000_1010_00010_00101;
 
                5'b01010:RomOut <= 32'b001010_0010_0000_0000_1010_00010_01010;
 
                5'b01011:RomOut <= 32'b001010_0010_0000_0000_1010_00010_01010;
 
                5'b01100:RomOut <= 32'b001010_0010_0000_0000_1010_00010_01010;
 
                5'b01101:RomOut <= 32'b001010_0010_0000_0000_1010_00010_01010;
 
                5'b01110:RomOut <= 32'b001010_0010_0000_0000_1010_00010_01010;
 
                5'b01111:RomOut <= 32'b001010_0010_0000_0000_1010_00010_01010;
 
                default: RomOut <= 32'h0;         
            endcase
        else RomOut <= 32'hzz;      
 
    end
 
    assign dataRomOut=RomOut;   
 
endmodule

(7) 控制器(control)

该电路的参考结构图如下：

图中输入信号Instr[31:15]为要执行的指令字的部分字段，输出信号RegWr, AluCtrl, ALUBSrc, ExtOp, MemWrEn,MemToReg和srcReg为控制器根据不同指令所产生的控制信号。

该模块的Verilog HDL代码设计如下：

module Control(input [16:0]Instr, input Zero, input LT, output RegWr, output [2:0]AluCtrl, output ALUBSrc, output [1:0]ExtOp, output MemWrEn, output MemToReg, output srcReg, output Br, output Br_E_L);
 
    reg RegWr;
 
    reg [2:0]AluCtrl;
 
    reg ALUBSrc;
 
    reg [1:0]ExtOp;
 
    reg MemWrEn;
 
    reg MemToReg;
 
    reg srcReg;
 
    reg Br;
 
    reg Br_E_L;
 
    always@(*)begin
 
        if(Instr==17'b00000000000100000)begin
            RegWr = 1;
            AluCtrl = 0;
            ALUBSrc = 0;
            ExtOp = 0;
            MemWrEn = 0;
            MemToReg = 0;
            srcReg = 0;
            Br = 0;
            Br_E_L = 0;
        end
        else if (Instr==17'b00000000000100100)begin
 
            RegWr = 1;
 
            AluCtrl = 3'b101;
            ALUBSrc = 0;
            ExtOp = 0;
            MemWrEn = 0;
            MemToReg = 0;
            srcReg = 0;
            Br = 0;
            Br_E_L = 0;
        end
        else if (Instr==17'b00000000000100101)begin
 
            RegWr = 1;
 
            AluCtrl = 3'b110;
            ALUBSrc = 0;
            ExtOp = 0;
            MemWrEn = 0;
            MemToReg = 0;
            srcReg = 0;
            Br = 0;
            Br_E_L = 0;
        end
        else if (Instr[16:10]==7'b0001010)begin
 
            RegWr = 1;
 
            AluCtrl = 111;
 
            ALUBSrc = 1;
 
            ExtOp = 2'b10;
            MemWrEn = 0;
            MemToReg = 0;
            srcReg = 0;
            Br = 0;
            Br_E_L = 0;
        end
        else if(Instr[16:7]==10'b0010100010)begin
 
            RegWr = 1;
 
            AluCtrl = 0;
 
            ALUBSrc = 1;
 
            ExtOp = 0;
 
            MemWrEn = 0;
 
            MemToReg = 1;
 
            srcReg = 0;
 
            Br = 0;
 
            Br_E_L = 0;
 
        end
 
        else if(Instr[16:7]==10'b0010100110)begin
            RegWr = 0;
            AluCtrl = 0;
            ALUBSrc = 1;
            ExtOp = 0;
            MemWrEn = 1;
            MemToReg = 0;
            srcReg = 1;
            Br = 0;
            Br_E_L = 0;
        end
        else begin
            RegWr = 1;
            AluCtrl = 0;
            ALUBSrc = 0;
            ExtOp = 0;
            MemWrEn = 0;
            MemToReg = 0;
            srcReg = 0;
            Br = 0;
            Br_E_L = 0;
        end
    end
endmodule

(8) 单周期LA32R CPU电路

该电路的参考结构图如下：

该模块的Verilog HDL代码设计如下：

module CPU(input clk, input rst, input oe);
 
    wire [31:0]L1;
 
    wire [31:0]L2;
 
    wire [31:0]L3;
 
    wire [4:0]L4;
 
    wire [31:0]L5;
 
    wire [31:0]L6;
 
    wire [31:0]L7;
 
    wire [31:0]L8;
 
    wire L10;
 
    wire [31:0]L11;
 
    wire RegWr;
 
    wire [2:0]AluCtrl;
 
    wire ALUBSrc;
 
    wire [1:0]ExtOp;
 
    wire MemWrEn;
 
    wire MemToReg;
 
    wire srcReg;
 
    wire Br;
 
    wire Br_E_L;
 
    wire Zero;
 
    wire LT;
 
    wire [31:0]Instr;
 
    Ext Ext_Top(.DataIn(Instr), .ExtOp(ExtOp), .Dataout(L1));
 
    PC PC_Top(.rst(rst), .clk(clk), .offset(L1), .pc_inc(L10), .PCdata(L11));
 
    PC_inc PC_inc_Top(.Br(Br),.Br_E_L(Br_E_L),.pc_inc(L10));
 
    Control Control_Top(.Instr(Instr[31:15]), .Zero(Zero), .LT(LT), .RegWr(RegWr), .AluCtrl(AluCtrl), .ALUBSrc(ALUBSrc), .ExtOp(ExtOp), .MemWrEn(MemWrEn), .MemToReg(MemToReg), .srcReg(srcReg), .Br(Br), .Br_E_L(Br_E_L));
 
    ROM ROM_Top(.address(L11), .oe(oe),.dataRomOut(Instr));
 
    MUX_a MUXa_Top(.data_a(Instr[4:0]), .data_b(Instr[14:10]), .flag(srcReg), .data_out(L4));
 
    Registers Register_Top(.busA(L2), .busB(L3), .Ra(Instr[9:5]), .Rb(L4), .Rw(Instr[4:0]), .busW(L5), .clk(clk), .RegWr(RegWr));
 
    MUX_b MUXb_Top(.data_a(L1), .data_b(L3), .flag(ALUBSrc), .data_out(L6));
 
    ALU ALU_Top(.a(L2), .b(L6), .op(AluCtrl), .AddResult(L7), .Zero(Zero), .LT(LT));
 
    RAM RAM_Top(.clk(clk), .MemWrEn(MemWrEn), .addr(L7), .data_in(L3), .data_out(L8));
 
    MUX_c MUXc_Top(.data_a(L8), .data_b(L7), .flag(MemToReg), .data_out(L5));
 
endmodule

4.设计调试与结果

(1)通用寄存器堆register

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

激励文件如下：

运行结果如下：

(2)立即数扩展模块Ext

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

激励文件如下：

运行结果如下：

(3)程序计数器PC

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

测试代码如下：

运行结果如下：

(4)算术逻辑运算单元ALU

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

代码如下：

运行结果如下：

(5)数据存储器RAM

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

激励文件如下：

运行结果如下：

(6)指令存储器ROM

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

激励文件如下：

运行结果如下：

(7)控制器control

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

激励文件如下：

运行如下：

(8)单周期LA32R CPU电路

a）控制信号的取指分析

本次设计的指令系统包括6条指令，控制信号的取值分析如下：

 

应用程序

用所设计的6条指令编写的应用程序如下，该测试程序完成寄存器存储、加法、无符号比较、带符号比较、寄存器与内部存储器数据交换共六个功能。

1. 应用程序与模型机联调过程及结果

i.本模型机使用ROM存储器存储应用程序，所编写的仿真测试激励文件就是给出几个输入信号的初始值以及clk信号，将由PC程序计数器来控制执行的指令。仿真波形结果的输入信号是rst （PC异步清零信号，高电平有效，即：rst为1时，PCdata =0），oe （ROM使能信号）和clk（时钟信号）。得到的输出是指令执行的结果。运行结果与应用程序预计的结果相一致。

仿真激励文件如下：

在Vivado环境中，输入Verilog HDL设计代码，保存为.v文件。检查无误后，系统生成的RTL原理图如下：

ii.模型机的仿真波形截图如下。如下图，其中的L5为busW的值，可以观测到数据计算结果，通过计算可得运行结果与应用程序预计的结果相一致。

二、参考文献

[1]龙芯架构32位精简版参考手册:V1.02，龙芯中科技术股份有限公司.

[2]白中英, 戴志涛. 计算机组成原理.第六版立体化教材[M]. 科学出版社, 2019.

[3]计算机组成原理课程设计指导书.LoongArch之LA32R版，南通大学信息科学技术学院计算机组成原理课程组