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第一步:点击Add Sources按钮
第二步:选择add or create design sources按钮,即添加设计文件
第三步:选择create file
文件新建完成后:
此时可以定义I/O端口,我们选择自己在程序中编写。
第四步:在编辑器中编写verilog程序
XDC文件里主要是完成管脚的约束,时钟的约束,以及组的约束
第一步:新建约束文件
第二步:创造约束文件
第三步:编辑管脚约束文件
其中,
Set_property PACKAGE_PIN “引脚编号” [get_ports “端口名称”]
Set_property IOSTANDARD “电压” [get_ports “端口名称”]
第一步:运行Run Synthesis 综合
第二步:运行Run Implementation 布局布线
第三步:运行Generate Bitstream 生成bit文件
运行Hardware Manager。
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