FPGA错误经验总结（持续更新）_fpga代码错误心得体会

作者：很楠不爱3 | 2024-06-11 02:54:17

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fpga代码错误心得体会

1.信号抓取

(* mark_debug = “true” *)语句：一般添加至信号定义之前。

例：reg	(* mark_debug = "true" *)	LED；
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添加语句后，对工程进行综合。综合完成后选择set up debug。

进入Synthesized Design界面后会弹出set up debug窗口，选择next。
set up debug 窗口
可选中信号右击选择抓取时钟（clock domino）。

若出现警告抓取时钟非自由时钟，可将时钟添加一层buff后使用。
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当然也会存在无法添加(* mark_debug = “true” *)的语句，那么可以在上图 find nets to add…也可以搜索需要抓取的信号，点击后如下图所示：

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