【AXI4 verilog】手把手带你撸AXI代码（三、同步fifo设计）_axi乱序代码

为了支持AXI的outstanding特性，在设计从机时，需要使用fifo来缓存各通道的指令和数据。
该FIFO特性如下：同步fifo，宽度32，深度31，带有空满指示信号，空时禁止读取。满时禁止写入。否则会造成内部指针错误。预读取：读数据时钟裸漏，当读使能有效时。当前数据消失，下一笔数据裸露，如此直到数据取走为止。

RTL设计

//宽度为32，深度为31   //看似深度为32实则为31，最后一个位置永远不会被操作
//特性：空了不准读，满了不准写，否则会造成内部指针错乱
module sync_fifo(
	input rst_n,
	input clk,

	input wr_en,
	input [31:0]din,
	
	input r
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