Xilinx IP核之FIFO_fifo ip核的空满信号什么时候产生

背景

目前关于FIFO，我还没有实战用到，不过这个也是一名FPGA工程师必须要掌握的，这里来恶补一下，以方便以后哪天万一用到，况且最近笔试、面试，FIFO都会被问到。

1、FIFO的介绍

FIFO（FIRST Input First Output） 即先进先出队列，在计算机中先进先出队列是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。
FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是采样速率比较慢的一个接口，另一端是擦痒速度比较快的一个接口，如果我们直接将这两个接口相连接，那么就会出现各种问题。如何解决呢？我们就可以在这两个不同的时钟域之间采用FIFO来作为数据缓冲。
另外对于不同宽度的数据接口，也可以用FIFO，比如一端的接口输出数据是8位，而另一端输出数据可能是16位，我们就可以在这两个不同宽度的数据接口中使用FIFO来达到数据匹配。

这里以同步FIFO IP核为例进行讲解。（注意：同步FIFO的读写时钟是同一个时钟）
FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD数据采集，另一端时计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。

满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出（overflow）。

空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出（underflow）。

读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。

写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。

读指针：指向下一个读出地址。读完后自动加1。

写指针：指向下一个要写入的地址的，写完自动加1。

读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。

2、IP核的配置

从配置的第二个界面，我们可以看到支持的类型；
前三个代表使用共同的时钟，后面三个代表使用独立的读写时钟。

上面第三个页面，有两个标签需要我们配置：“Read ”模式和端口参数
在read mode中：standard FIFO(标准FIFO）：FIFO的读数据延迟读请求一个时钟周期输出；
First word fall through:FIFO的读数据在读请求的同一个时钟周期内输出。
另外，可以设置读取深度和读取宽度；

在optional flags栏中：
Almost FULL flag （几乎满了标志位）：表示FIFO里存的数据还差一个就满了；
Almost Empty Flag(几乎空了标志位)：表示FIFO里面存的数据只剩一个了；

W rite Port Handshaking 栏中：
write Acknowledga Flag:表示一次成功的写操作标志位；
Overflow Flag:表示一次无效的写操作标志位（溢出了）

在“Read Port Handshaking”栏中；
“valid flag”表示该端口的数据是有效的；
“underflow flag”表示一次无效的读操作标志位

在这个页面中，有七个标签徐雅我们配置。
“Reset Pin”：给FIFO IP核设置一个复数引脚。
Synchrnous Reset（同步复位）：复位信号在时钟的上升呀且复位信号为低电平时有效；
Asynchronous Reset(异步复位)：复位信号在复位信号的下降沿时有效。

“Full Flags Reset Value”设置全部标志位信号的复位值

“Use Dout Reset Value”:设置读端口数据的复位值，默认为0；


最终形成FIFO的详细报告单

另外，我们可以看到，其实FIFO IP核和我们的RAM IP核使用方法是差不多的，在RAM IP核中我们需要写使能、写数据、读使能、读数据以及时钟和地址，在我们的FIFO IP核中，我们则需要写使能、写数据、读使能、读数据、时钟、空表示、满表示、以及数据计数等等，如果我们去掉这些标志信号，我么你可以看到我们的FIFO IP 核剩下的信号是和RAM IP核一样的，唯一不同的是我们的RAM IP核读写操作需要地址，我们的 FIFO核就不需要使用地址，只要使能信号打开，时钟到来，数据就可以读出和写入，比我们的RAM IP核使用起来简单。

3、同步FIFO工程实例

下面我以计数器产生数据写入，只需要控制wr_en和re_en即可

`timescale 1ns / 1ns
//
module FIFO_top(
input clk,
input rst,
output [7:0] dout, // output [7 : 0] dout
output full, // output full
output almost_full, // output almost_full
output wr_ack, // output wr_ack
output overflow, // output overflow
output empty, // output empty
output almost_empty, // output almost_empty
output valid, // output valid
output underflow, // output underflow
output [4:0]data_count // output [4 : 0] data_count
    );
reg [7:0] timecnt=0;
reg [7:0] din=0;
wire wr_en;
wire rd_en;
reg wr_en_reg=0;
reg rd_en_reg=0;
always @ (posedge clk or negedge rst)
begin
	if(!rst)
		din<=0;
	else
		din<=timecnt;
end
always @ (posedge clk or negedge rst)
begin
	if(!rst)
		timecnt<=0;
	else if(timecnt==8'd69)
		timecnt<=1'b0;
	else
		timecnt<=timecnt+1;
end
//用于产生FIFO IP核的写使能信号
//组合电路，用于产生写使能信号
always @ (posedge clk or negedge rst)
begin
if(!rst)
	begin
	wr_en_reg<=0;
	rd_en_reg<=0;
	end
else
	begin
	 wr_en_reg <=(timecnt>=8'd4&&timecnt<=8'd35)?1'b1:1'b0;
	 rd_en_reg <=(timecnt>=8'd38&&timecnt<=8'd69)?1'b1:1'b0;
	end
end
assign wr_en=wr_en_reg;
assign rd_en=rd_en_reg;
FIFO_IP FIFO_IP_inst (
  .clk(clk), // input clk
  .rst(rst), // input rst
  .din(din), // input [7 : 0] din
  .wr_en(wr_en), // input wr_en
  .rd_en(rd_en), // input rd_en
  .dout(dout), // output [7 : 0] dout
  .full(full), // output full
  .almost_full(almost_full), // output almost_full
  .wr_ack(wr_ack), // output wr_ack
  .overflow(overflow), // output overflow
  .empty(empty), // output empty
  .almost_empty(almost_empty), // output almost_empty
  .valid(valid), // output valid
  .underflow(underflow), // output underflow
  .data_count(data_count) // output [4 : 0] data_count
);
endmodule
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