时钟的相关概念

 

前言

　　主要是PLL、DCM：　　

　　PLL，即锁相环。是 FPGA 中的重要资源。由于一个复杂的 FPGA 系统往往需要多个不同频率，相位的时钟信号。所以，一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片能力的重要指标。FPGA 的设计中，时钟系统的 FPGA 高速的设计极其重要。

　　DCM（digital clock manager）是较高级FPGA产品中集成的专门用于时钟综合、消除时钟偏斜和进行时钟相位调整的固件资源，利用DCM完成时钟倍频、分频、相移十分方便。

　　本文参考：维基百科。

 

一、PLL基本概念

锁相环（PLL: Phase-locked loops）是一种利用 反馈（Feedback）控制原理实现的 频率及 相位的同步技术，其作用是将 电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的