fpga加载程序慢_赛灵思7系列FPGA上电配置流程

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一、FPGA配置引脚说明

1、CFGBVS

如果VCCO0连接至2.5V或3.3V，CFGBVS连接至VCCO0。

如果VCCO0连接至1.5V或1.8V，CFGBVS连接至GND。

建议bank0、bank14、bank15的VCCO电压一致，避免出现I/O Transition at the End of Startup(建议按照下表进行配置)

2、M[2:0]

模式配置引脚，按照下表进行选择。

3、PROGRAM_B(input)

低电平有效，为低时，配置信息被清空，将配置过程重新进行。上电时保持PROGRAM_B为低电平不会使FPGA配置保持复位状态。而是使用INIT_B来延迟上电配置序列。

4、INIT_B(inout)

FPGA处于配置复位状态，FPGA正在初始化(清除)其配置存储器时，或者当FPGA检测到配置错误时，FPGA将此引脚驱动为低电平。在上电期间，INIT_B可以在外部保持低电平，以在初始化过程结束时停止上电配置序列。当初始化过程后在INIT_B输入检测到高电平时，FPGA继续执行M [2：0]引脚设置所指示的配置序列的其余部分。

5、VCCBATT

VCCBATT是FPGA内部易失性存储器的电池备用电源，用于存储AES解密器的密钥。如果不要求使用易失性密钥存储区中的解密密钥，请将此引脚连接到GND或VCCAUX。

二、使用EMCCLK引脚，全速加载程序

由于CCLK引脚存在容差，因此可以使用比CCLK更精准的时钟EMCCLK引脚。使能该功能时需要如下步骤：

1、使能ExtMasterCclk_en比特流生成选项

2、定义EMCCLK目标电压。Bank 14有另一个定义了IOSTANDARD的引脚。在BANK14上定义的电压自动应用于EMCCLK。使用BITSTREAM.CONFIG.EXTMASTERCCLK_EN属性在Vivado中设置ExMasterCclk_en选项

三、FPGA加载时序

上电时序图

上电时序图