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本文主要介绍如何使用Quartus18.1建立工程,并使用VWF进行功能仿真。
1、打开Quartus软件,选择File>New Project Wizard。进入新建工程向导,单击Next。
2、设置工程目录和工程名,而后点击Next。这里以ex1为例。
注意:不能有中文路径和空格!!!
3、建立空白工程即可,点击Next。无需添加文件,继续点击Next。
4、选择器件
需要根据开发套件中FPGA的具体型号进行选择,后面可以更改。这里选择的是EP4CE6F17C8。选择后继续点击Next。
5、保持默认设置,点击Next。出现Summary界面,点击Finish,完成工程建立。
完成后进入下图所示界面。
1、我们新建一个设计文件。选择File>New,打开下图所示窗口。选择 Verilog HDL File 后单击 OK。
2、在中间代码编辑界面输入代码。
注意:这里module后的模块名称需要和工程名相同。这里为ex1。
- module ex1(
- input a,b,c,
- output s
- );
-
- assign s = a^b^c;
-
- endmodule
2、使用Ctrl+S,点击保存,保存文件。
注意:这里文件名需要和module后的模块名称相同。这里为ex1。
3、编译。选择Processing>Start Compilation 运行编译器,或者单击下图编译按钮,或者在Tasks下双击编译按钮。
4、编译完成后,没有报错,如下图所示。
1、新建波形测试文件。选择File>New,打开下图所示窗口。选择University Program VWF 后单击 OK。
2、在下图界面左边空白处,单击右键,点击Insert Node or Bus;在弹出的窗口单击Node Finder。
3、在Node Finder窗口选择List,列出了ex1的所有输入输出信号。点击>>图标,将所有信号添加到右侧,点击OK。再点击OK。回到vwf文件编辑界面。
4、通过工具栏设置所有输入信号的波形。设置好后,使用Ctrl+S保存,不要更改文件名。
注意:不要更改.vwf的文件名!!!!
5、点击Simulation >> Run Functional Simulation,进行功能仿真。完成后,弹出仿真波形。对比波形,和设计逻辑 s = a^b^c相同。完成仿真。
FPGA的开发流程包括了设计、仿真、下载等步骤。对于初学者来说,仿真可以快速验证设计的功能是否正确。
Quartus中建立仿真文件的方法有多种,其目的都是产生测试的激励信号,使用波形输入的方法,最为直观和便于理解。
此外,大部分EDA软件都以 工程 为基本组织结构,以实现对文件的管理和对设计流程的控制。
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