数字IC/FPGA 秋招知识点不全面整理_数字ic fpga 秋招

文章目录

• 1. 引言
• 2. 数字电路基础知识
• • 2.1. 逻辑函数的化简
  • • 2.1.1. 基本概念
    • • 2.1.1.1. 反演律（德·摩根定理）
      • 2.1.1.2. 最小项与最大项
  • 2.2. 三级管、MOS管的开关特性
  • • 2.2.1. 三级管
    • 2.2.2. MOS管
  • 2.3. 锁存器、触发器的结构
  • • 2.3.1. SR锁存器
    • 2.3.2. 电平触发D触发器
    • 2.3.3. 边沿触发D触发器
    • 2.3.4. JK触发器
  • 2.4. 常见门电路及其CMOS结构
  • • 2.4.1. MOS管
    • 2.4.2. CMOS 反相器
    • 2.4.3. 与非、或非门
    • 2.4.4. 漏极开路输出门电路（OD门）
    • 2.4.5. CMOS传输门
  • 2.5. TTL门电路
  • • 2.5.1. TTL反相器
  • 2.6. 同步时钟与异步时钟
  • 2.7. 竞争与冒险
  • • 2.7.1. 竞争冒险概念
    • 2.7.2. 竞争冒险分类
    • 2.7.3. 竞争冒险消除
  • 2.8. 格雷码
  • • 2.8.1. 关于格雷码需要注意两个特点
  • 2.9. 浮点数无损定点化
  • • 2.9.1. 格雷码的裁剪
  • 2.10. 555定时器、施密特触发器
  • • 2.10.1. 555定时器
    • 2.10.2. 施密特触发器
  • 2.11. FIR滤波器与IIR滤波器的选择
  • 2.12. SRAM与DRAM比较
• 3. FPGA 内部结构
• • 3.1. Xilinx FPGA 架构
  • • 3.1.1. ASMBL架构
    • 3.1.2. SSI 技术
  • 3.2. Slice
  • • 3.2.1. LUT
    • 3.2.2. 进位链 Carry chain
  • 3.3. DSP
  • 3.4. BRAM
  • • 3.4.1. 工作模式
  • 3.5. 高速收发器GT
  • 3.6. IOB
  • 3.7. IDELAY/ODELAY
  • 3.8. ILOGIC(IDDR/ODDR)
  • 3.9. ISERDES/OSERDES
  • 3.10. 时钟树结构
  • 3.11. FFT IP核
• 4. Verilog 语法
• • 4.1. 数据类型(Data types)
  • • 4.1.1. 高阻态定义与应用
  • 4.2. 表达式 Expression
  • • 4.2.1. 运算符的优先级
    • 4.2.2. 操作数
    • 4.2.3. 条件运算符（Conditional operator）
  • 4.3. 赋值 Assignment
  • • 4.3.1. 赋值类型
    • 4.3.2. 位宽不等赋值
  • 4.4. 行为模型 Behavioral Modeling
  • • 4.4.1. Block 语句
    • 4.4.2. case 语句
    • • 4.4.2.1. Case 语句 与 if-else-if 语句的区别
      • 4.4.2.2. case、casex、casez 的使用
  • 4.5. 任务与函数 Task and Function
  • • 4.5.1. 任务声明的注意点
    • • 4.5.1.1. automatic与static修饰符
    • 4.5.2. 任务与函数的区别
    • 4.5.3. 函数的规则
  • 4.6. 系统函数与任务（System tasks and functions）
  • • 4.6.1. 显示：打印 和 监控
    • • 4.6.1.1. 打印
      • 4.6.1.2. 监控
    • 4.6.2. 文件IO：\$readmemb 和 \$readmemh
  • 4.7. 可综合设计
• 5. HDL 设计
• • 5.1. 复位电路
  • • 5.1.1. 同步复位和异步复位的比较
    • 5.1.2. 异步复位同步释放
  • 5.2. 同步设计与异步设计
  • • 5.2.1. 同步电路与异步电路的异同
  • 5.3. 计数器
  • • 5.3.1. 环形计数器
    • • 5.3.1.1. 基本结构
      • 5.3.1.2. 怎么实现自启动
    • 5.3.2. 扭环形计数器
    • • 5.3.2.1. 基本结构
      • 5.3.2.2. 怎么实现自启动
  • 5.4. 编码
  • 5.5. 跨时钟域
  • • 5.5.1. 跨时钟域的处理方法
  • 5.6. 组合逻辑
  • • 5.6.1. latch电路问题
  • 5.7. 有限状态机
  • • 5.7.1. 有限状态机的分类？
    • 5.7.2. 两段式状态机和三段式状态机的区别？
    • 5.7.3. 状态机的编码方式
    • 5.7.4. 低功耗状态机编码方式
  • 5.8. 速度优化
  • • 5.8.1. 插入pipeline
    • 5.8.2. 逻辑复制
    • 5.8.3. 并行结构
    • 5.8.4. 消除代码的优先级
  • 5.9. 面积优化
  • • 5.9.1. 操作符平衡
    • 5.9.2. 打破设计流水
    • 5.9.3. 资源共享
  • 5.10. 乒乓设计
  • • 5.10.1. 优点
  • 5.11. pipeline设计
  • 5.12. FIFO深度
  • • 5.12.1. FIFO深度计算
    • 5.12.2. FIFO实际深度
  • 5.13. 时钟切换电路
  • 5.14. 集成门控时钟（Integrated Clock Gating ，ICG）
  • 5.15. 握手与反压
  • • 5.15.1. 握手
    • 5.15.2. 反压
    • 5.15.3. 死锁
    • • 5.15.3.1. 蝴蝶结死锁
• 6. 时序
• • 6.1. 建立保持恢复移除时间概念
  • • 6.1.1. 建立、保持、恢复、移除时间概念
  • 6.2. 时钟偏斜（skew）与时钟抖动（jitter）
  • • 6.2.1. 时钟偏斜
    • 6.2.2. 时钟抖动
  • 6.3. 静态时序分析STA
  • • 6.3.1. 时序路径
    • 6.3.2. 建立时间检查、违例解决办法
    • • 6.3.2.1. 建立时间检查
      • 6.3.2.2. 建立时间裕量计算
      • 6.3.2.3. 建立时间违例解决
    • 6.3.3. 保持时间检查、违例解决办法
    • • 6.3.3.1. 保持时间检查
      • 6.3.3.2. 保持时间裕量计算
      • 6.3.3.3. 保持时间违例解决
    • 6.3.4. 片上变化（on chip variation，OCV）
  • 6.4. 静态时序分析与动态时序仿真比较
  • • 6.4.1. 静态时序分析
    • • 6.4.1.1. 功能
      • 6.4.1.2. 优点
      • 6.4.1.3. 缺点
    • 6.4.2. 动态时序仿真
    • • 6.4.2.1. 功能
      • 6.4.2.2. 优点
      • 6.4.2.3. 缺点
  • 6.5. 亚稳态
  • • 6.5.1. 为什么为产生亚稳态？
    • 6.5.2. 亚稳态的衡量
    • 6.5.3. 亚稳态的危害？
    • 6.5.4. 亚稳态的解决办法？
  • 6.6. 时序约束
  • • 6.6.1. 输入输出延时
    • 6.6.2. 时序例外约束
    • • 6.6.2.1. false_path
• 7. SystemVerilog 语法
• • 7.1. 数据类型（Data types）
  • • 7.1.1. 数据的状态
    • 7.1.2. \$cast 动态类型转换
  • 7.2. 类（class）
  • • 7.2.1. 类的继承
  • 7.3. 过程（Processes）
  • • 7.3.1. fork...Join
  • 7.4. 随机约束（Random constraints）
  • • 7.4.1. 分布（distribution）约束
    • 7.4.2. 蕴涵词 (implication)
  • 7.5. 断言（Assertion）
  • 7.6. 面向对象编程（OOP）
  • • 7.6.1. OOP的特征
• 8. 数字IC基础知识
• • 8.1. 基础知识
  • 8.2. PVT影响速度、功耗
  • • 8.2.1. 3种工作条件
    • 8.2.2. 温度对芯片时序的影响
  • 8.3. ASIC设计流程/FPGA设计流程
  • • 8.3.1. ASIC设计流程
    • 8.3.2. FPGA开发流程
    • 8.3.3. FPGA与ASIC的差异
    • • 8.3.3.1. 相同点
      • 8.3.3.2. 不同点
  • 8.4. 低功耗设计方法
  • • 8.4.1. CMOS电路功耗类型
    • • 8.4.1.1. 动态功耗
      • 8.4.1.2. 静态功耗
    • 8.4.2. 低功耗设计方法
    • • 8.4.2.1. 低功耗设计
      • 8.4.2.2. 动态低功耗设计方法
      • 8.4.2.3. 静态低功耗设计方法
  • 8.5. DC Synthesis的步骤
  • 8.6. 验证基础知识
  • • 8.6.1. 验证方法学
  • 8.7. 形式验证
  • • 8.7.1. 形式验证和动态仿真主要不同
    • 8.7.2. 形式验证的目标
  • 8.8. 覆盖率
  • • 8.8.1. 覆盖率类型
    • 8.8.2. 功能覆盖率
    • 8.8.3. 代码覆盖率
  • 8.9. DFT
  • 8.10. RTL仿真、前仿和后仿
  • • 8.10.1. RTL行为级仿真
    • 8.10.2. 综合后门级功能仿真（前仿真）
    • 8.10.3. 时序仿真（后仿真）
    • 8.10.4. 前仿和后防的区别
• 9. 计算机体系结构基础知识
• • 9.1. 存储器
• 10. 总线与协议
• • 10.1. AMBA总线
  • • 10.1.1. AHB总线
    • • 10.1.1.1. AHB突发传输与AXI突发传输的特点
      • 10.1.1.2. AHB总线主要信号
      • 10.1.1.3. 读写时序
    • 10.1.2. APB总线
    • • 10.1.2.1. 读写时序
    • 10.1.3. AXI总线
• 11. 编程题
• • 11.1. 信号发生器
  • • 11.1.1. 计数器三角波输出
    • 11.1.2. 给定单周期脉冲次数，要求在100个时钟周期均匀分布
  • 11.2. 跨时钟域处理
  • • 11.2.1. 异步复位，同步释放
    • 11.2.2. 脉冲同步器
    • 11.2.3. 握手传输
    • 11.2.4. 多bit MUX同步器
    • 11.2.5. 格雷码计数器
    • 11.2.6. 同步 FIFO
    • • 11.2.6.1. 结构
      • 11.2.6.2. 深度为基2整数
      • 11.2.6.3. **深度为非整数**
    • 11.2.7. 异步 FIFO
    • • 11.2.7.1. 结构
    • 11.2.8. 位宽转换FIFO
    • • 11.2.8.1. 深度为基2整数
      • 11.2.8.2. **深度为非整数**
  • 11.3. 状态机
  • 11.4. 时钟分频
  • • 11.4.1. 占空比50%的奇数分频
    • 11.4.2. 小数分频
  • 11.5. 时钟切换电路
  • 11.6. CRC校验
  • • 11.6.1. 计算原理
    • 11.6.2. 代码示例
  • 11.7. 序列检测
  • • 11.7.1. 检测序列/素组中1或0的个数
    • 11.7.2. 检测序列最后一个或第一个1的位置
    • 11.7.3. 巴克码检测器
    • 11.7.4. 模3检测器
  • 11.8. 数据检测
  • 11.9. 脉冲提前检测
  • 11.10. 信号传输
  • 11.11. 仲裁器
  • • 11.11.1. 固定优先级仲裁器
    • 11.11.2. 轮询仲裁器
  • 11.12. 算数运算
  • • 11.12.1. 加法运算
    • • 11.12.1.1. 超前进位加法器
      • 11.12.1.2. 行波加法器
    • 11.12.2. 乘法运算
    • • 11.12.2.1. 阵列乘法器
      • 11.12.2.2. Wallace乘法器
      • 11.12.2.3. Booth乘法器
      • 11.12.2.4. Booth+Wallace乘法器
    • 11.12.3. 除法运算
    • • 11.12.3.1. 除法器
    • 11.12.4. 最大最小值
    • 11.12.5. 最小公倍数最大公因数计算
    • 11.12.6. 函数表达式计算
  • 11.13. 格式化输入输出
  • • 11.13.1. 矩阵转置
  • 11.14. 实现C语言程序功能
  • 11.15. Python 编程题
  • 11.16. C语言编程题
  • • 11.16.1. 计算素数的个数