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数字芯片retention cell

芯片retention

低功耗设计一直是芯片设计的重中之重,景芯SoC训练营采用的低功耗技术有:

1、Clk gating,关掉不工作模块的时钟信号;

2、Power gating,关掉不工作模块的电源;

由于省去了leakage power,Power gating相比较于Clk gating更省电,比如景芯SoC芯片在需要休眠时候,可以关掉CPU、总线等高速模块的电源来降低功耗。

但是CPU、总线等模块重新启动,需要先重新上电,等到电源稳定后,还要再恢复时钟信号,这个过程延时太大将会非常影响客户体验,尤其自动驾驶、工控领域是不能容忍的。

重新上电唤醒太慢怎么办?我们可以用retention cell来保存CPU堆栈等关键寄存器数据不掉电,既满足了上电唤醒速度快的需求,也满足了掉电省功耗的要求。注意,景芯SoC休眠掉电时,将关键数据保存在SRAM,SRAM采用双电源设计,这样设计不仅节省了面积,还降低了设计复杂度。retention cell的电源如下图所示,有VDD/VSS、VDDS/VSSG两组电源。

1)双电源设计

Retention cell能够在Primary电源VDD关闭的情况下保持内部状态,但其实并不是完全断电,还有backup VDDG电源。

2)RETN控制信号

请问,RETN的供电谁来决定?RETN可否断电?

答:RETN是由BUF驱动,且BUF由VDDG VSSG供电,VDD VSS掉电后,RETN需要保持有效,具体由PMU模块设计,景芯SoC提供了PMU设计。注意,景芯SoC是将RETN信号放在power shut power domain的,这样可以尽量避免always on buffer的使用,为何要减少always on buffer的使用,景芯SoC训练营讲过很多了不在赘述。

3)Retention cell的主从寄存器

1、主寄存器

Retention flip-flop有一个和普通flip-flop一样的触发器,用以完成正常寄存器功能。

2、从寄存器

Retention cell相比普通寄存器多了一个save-latch,这个save-latch就是从寄存器,其可以在关电的时候保存状态,在重新上电的时候恢复普通flip-flop的状态。

注意,Save-latch一般是一个hvt cell, 以节省静态功耗,且Save-latch是由备用电源VDDG VSSG供电。

正常情况下,Retention flip-flop和普通的flip-flop功能一样,但是会在SAVE信号有效时候将flip-flop输出锁存在Save-latch中,当电源关掉时,由于Save-latch是由backup电源供电,Save-latch能锁存SAVE保存的信号;当RESTORE信号拉成1时,Save-latch会把输出送给前面的flip-flop,就快速恢复下电时的状态,类似网页浏览器关闭了下次直接自动打开,非常丝滑。

请问,Retention cell能大量使用吗?大量使用有什么影响?有好的解决方案吗?景芯SoC的设计方案是否可以消除Retention cell的缺点?欢迎大家在全栈芯片工程师知识星球讨论。

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MIPI DPHY+CSI2解码

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数字电路中经典设计:多条通信数据Lane Merging设计实现

数字电路中经典设计:多条通信数据Lane Distribution实现

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UPF低功耗设计

全芯片UPF低功耗设计(含DFT设计)

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景芯SoC训练营培训项目,低功耗设计前,功耗为27.9mW。

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低功耗设计后,功耗为0.285mW,功耗降低98.9%!

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芯片的版图设计V1.0

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ISP图像处理

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  •    dgain - 数字增益 

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  •    stat_ae - 自动曝光统计 

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CNN图像识别

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支持手写数字的AI识别:

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仿真结果:仿真识别上图7、2、1、0、4、1、4、9

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