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小梅哥Xilinx FPGA学习笔记9——串口通信发送逻辑_xilinx 串口

作者：2023面试高手 | 2024-04-11 03:31:23

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xilinx 串口

目录

１、UART（通用异步收发传输器）

1.1 UART基本介绍

1.２UART关键参数

1.３串口发送任务

1.4 串口发送任务整体框图

2、代码实现步骤分析

2.1 设计文件

2.2 仿真文件

2.3 仿真结果

3.将上述串口发送实现任务变成一个通用的串口发送模板

3.1 设计文件

3.2 顶层文件 

１、UART（通用异步收发传输器）

1.1 UART基本介绍

RS232 通信接口标准，通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）是一种异步收发传输器，其在数据发送时将并行数据转换成串行数据来传输，在数据接收时将接收到的串行数据转换成并行数据，可以实现全双工传输和接收。

UART 是异步串行通信的总称（UART 是一种协议）。而 RS232、RS449、RS423、RS422 和 RS485 等，是对应各种异步串行通信口的接口标准和总线标准，它们规定了通信口的电气特性、传输速率、连接特性和接口的机械特性等内容。若系统存在多个 UART接口，则可分别称为 COM1、COM2 等。

RS-232 是美国电子工业联盟（EIA）制定的串行数据通信的接口标准，原始编号全称是 EIA-RS-232（简称 232，RS232），被广泛用于计算机串行接口外设连接。

DB9 接口的针脚定义如图：

通常使用RXD、TXD、GND这三个信号

1.２UART关键参数

UART 通信在使用前需要做多项设置，最常见的设置包括数据位数、波特率大小、奇偶校验类型和停止位数。

数据位（Data bits）：该参数定义单个 UART 数据传输在开始到停止期间发送的数据位数。可选择为：5、6、7 或者 8（默认）。

波特率（Baud）：是指从一设备发到另一设备的波特率，即每秒钟可以通信的数据比特个数。典型的波特率有 300, 1200, 2400, 9600, 19200, 115200 等。一般通信两端设备都要设为相同的波特率，但有些设备也可设置为自动检测波特率。通俗的说，就是一个数据的高电平／低电平持续的时间，是一个最基本的时间单位。
       串口全部都是使用的二进制，所以波特率就是比特率。

奇偶校验类型（Parity Type）：是用来验证数据的正确性。奇偶校验一般不使用，如果使用，则既可以做奇校验（Odd）也可以做偶校验（Even）。在偶校验中，因为奇偶校验位会被相应的置 1 或 0（一般是最高位或最低位），所以数据会被改变以使得所有传送的数位（含字符的各数位和校验位）中“1”的个数为偶数；在奇校验中，所有传送的数位（含字符的各数位和校验位）中“1”的个数为奇数。奇偶校验可以用于接受方检查传输是否发送生错误，如果某一字节中“1”的个数发生了错误，那么这个字节在传输中一定有错误发生。如果奇偶校验是正确的，那么要么没有发生错误，要么发生了偶数个的错误。如果用户选择数据长度为 8 位，则因为没有多余的比特可被用来作为奇偶校验位，因此就叫做“无奇偶校验（Non）”。
停止位（Stop bits）：在每个字节的数据位发送完成之后，发送停止位，来标志着一次数据传输完成，同时用来帮助接受信号方硬件重同步。可选择为：1（默认）、1.5 或者 2 位。

1.３串口发送任务

1.4 串口发送任务整体框图

2、代码实现步骤分析

1.首先应该定义一个分频计数器（波特率的产生）

2.定义一个位计数器（用来控制每一位去做什么）

3.定义一个1S的延时计数器（用来推迟1S发送）

4.实现位实现逻辑（定义每一位具体做什么）

5.实现Led翻转逻辑（每完成一次发送就翻转一次）

2.1 设计文件

（底层通用模块）

  1. module uart_byte_tx(
  2.     Clk,
  3.     Reset_n,
  4.     Data,
  5.     Send_Go,
  6.     Baud_set,
  7.     uart_tx,
  8.     Tx_done
  9. );
  10.     input Clk;
  11.     input Reset_n;
  12.     input [7:0]Data;
  13.     input Send_Go;
  14.     input [2:0]Baud_set;
  15.     output reg uart_tx;
  16.     output reg Tx_done;
  17.     
  18.     //Baud_set = 0   就让波特率 = 9600；
  19.     //Baud_set = 1   就让波特率 = 19200
  20.     //Baud_set = 2   就让波特率 = 38400；
  21.     //Baud_set = 3   就让波特率 = 57600；   
  22.     //Baud_set = 4   就让波特率 = 115200； 
  23.  
  24.     reg [17:0]bps_DR;
  25.     always@(*)
  26.         case(Baud_set)
  27.             0:bps_DR = 1000000000/9600/20;
  28.             1:bps_DR = 1000000000/19200/20;
  29.             2:bps_DR = 1000000000/38400/20;
  30.             3:bps_DR = 1000000000/57600/20;
  31.             4:bps_DR = 1000000000/115200/20;
  32.             default:bps_DR = 1000000000/9600/20;
  33.          endcase
  34.  
  35.     reg Send_en;
  36.     always@(posedge Clk or negedge Reset_n)
  37.     if(!Reset_n)       
  38.         Send_en <= 0;
  39.     else if(Send_Go)
  40.         Send_en <= 1;
  41.     else if(Tx_done)
  42.         Send_en <= 0;
  43.         
  44.     reg [7:0]r_Data;
  45.     always@(posedge Clk)
  46.     if(Send_Go)
  47.         r_Data <= Data;
  48.     else
  49.         r_Data <= r_Data; 
  50.             
  51.     reg [17:0]div_cnt;
  52.     wire bps_clk;
  53.     assign bps_clk = (div_cnt == 1);//用上升沿的脉冲来计数
  54.     
  55.     
  56.     always@(posedge Clk or negedge Reset_n)
  57.     if(!Reset_n)
  58.         div_cnt <= 0;
  59.     else if(Send_en)begin
  60.         if(div_cnt == bps_DR - 1)
  61.             div_cnt <= 0;
  62.         else 
  63.             div_cnt <= div_cnt + 1'b1;
  64.     end
  65.     else
  66.         div_cnt <= 0;
  68.     reg [3:0]bps_cnt;
  69.     always@(posedge Clk or negedge Reset_n)
  70.     if(!Reset_n)
  71.         bps_cnt <= 0;
  72.     else if(Send_en)begin
  73.         if(bps_clk)begin//这是以刚开始计数作为位计数的触发，所以应该是11，而不是9
  74.             if(bps_cnt == 11)
  75.                 bps_cnt <= 0;
  76.             else
  77.                 bps_cnt <= bps_cnt + 1'b1;
  78.         end
  79.     end
  80.     else
  81.         bps_cnt <= 0;
  82.     
  83.     always@(posedge Clk or negedge Reset_n)
  84.     if(!Reset_n) begin
  85.         uart_tx <= 1'b1;
  86.     end
  87.     else begin
  88.         case(bps_cnt)
  89.             1:uart_tx <= 0;//起始位
  90.             2:uart_tx <= r_Data[0];
  91.             3:uart_tx <= r_Data[1];
  92.             4:uart_tx <= r_Data[2];
  93.             5:uart_tx <= r_Data[3];
  94.             6:uart_tx <= r_Data[4];
  95.             7:uart_tx <= r_Data[5];
  96.             8:uart_tx <= r_Data[6];
  97.             9:uart_tx <= r_Data[7]; 
  98.             10:uart_tx <= 1;//停止位
  99.             11:begin uart_tx <= 1;end
  100.             default:uart_tx <= 1;
  101.         endcase
  102.      end
  103.      
  104.     always@(posedge Clk or negedge Reset_n)
  105.     if(!Reset_n) 
  106.         Tx_done <= 0;
  107.     else if((bps_clk == 1)  && (bps_cnt == 10))
  108.         Tx_done <= 1;
  109.     else
  110.         Tx_done <= 0;
  112. endmodule

顶层调用文件

  1. module uart_tx_test(
  2.     Clk,
  3.     Reset_n,
  4.     uart_tx,
  5.     Led,//Led作为输出
  6.     Data
  7. );
  8.     input Clk;
  9.     input Reset_n;
  10.     input [7:0]Data;//对应7位拨码开关的值
  11.     output uart_tx;
  12.     output reg Led;
  13.     
  14.     
  15.     reg Send_Go;//产生的脉冲信号
  16.     wire Tx_done;
  17.         
  18.     uart_byte_tx uart_byte_tx(    //将底层通用模块例化进来
  19.         .Clk(Clk),
  20.         .Reset_n(Reset_n),
  21.         .Data(Data),
  22.         .Send_Go(Send_Go),
  23.         .Baud_set(3'd4),
  24.         .uart_tx(uart_tx),
  25.         .Tx_done(Tx_done)
  26.     );
  27.     //1s一次
  28.     parameter Dly_cnt = 50000000-1;
  29.     
  30.     reg [24:0]counter;//定时1S计数器
  31.     always@(posedge Clk or negedge Reset_n)
  32.     if(!Reset_n)
  33.         counter <= 0;
  34.     else if(counter == Dly_cnt)
  35.         counter <= 0;
  36.     else
  37.         counter <= counter + 1;
  38.         
  39.     always@(posedge Clk or negedge Reset_n)
  40.     if(!Reset_n)       
  41.         Send_Go <= 0;
  42.     else if(counter == 1)
  43.         Send_Go <= 1;
  44.     else
  45.         Send_Go <= 0;//因为是脉冲信号而不是电平信号，所以它的值只关心什么时候产生高脉冲，其他不关心。
  46.         
  47.     always@(posedge Clk or negedge Reset_n)
  48.     if(!Reset_n)
  49.         Led <= 0;
  50.     else if(Tx_done)
  51.         Led <= !Led;//每当发完一次就翻转
  52.     else
  53.         Led <= Led;    
  54.         
  55.     
  56. endmodule

2.2 仿真文件

1.复制端口声明，例化连接，ctrl可以实现列编辑，在端口名前加点。
2.复制输入端口，直接将input替换成reg。在vivado中，单击鼠标右键，选择replace in files，可以选择设计文件/仿真文件的替换 。

  1. `timescale 1ns / 1ns
  2.  
  3. module uart_byte_tb();
  4.  
  5. reg Clk;
  6. reg Reset_n;
  7. reg [7:0]SW;
  8. wire uart_tx;
  9. wire Led;
  10.  
  11. uart_byte_tx uart_byte_tx (
  12.     .Clk(Clk),
  13.     .Reset_n(Reset_n),
  14.     .SW(SW),
  15.     .uart_tx(uart_tx),
  16.     .Led(Led)
  17.     );
  18.  
  19.     defparam uart_byte_tx.MCNT_DLY = 500000-1;//更改空闲时间
  20.  
  21.     initial Clk = 1;
  22.     always #10 Clk =~Clk;
  23.     
  24.     initial begin
  25.         Reset_n = 0;
  26.         #201;
  27.         Reset_n =1;       
  28.         SW = 8'b0101_0101;
  29.         #30000000;
  30.         SW = 8'b1010_1010;
  31.         #30000000; 
  32.         $stop;
  33.     end       
  34. endmodule

2.3 仿真结果

3.将上述串口发送实现任务变成一个通用的串口发送模板

3.1 设计文件

  1. module uart_byte_tx(
  2.     Clk,
  3.     Reset_n,
  4.     Data,
  5.     Send_Go,
  6.     Baud_set,
  7.     uart_tx,
  8.     Tx_done
  9. );
  10.     input Clk;
  11.     input Reset_n;
  12.     input [7:0]Data;
  13.     input Send_Go;
  14.     input [2:0]Baud_set;
  15.     output reg uart_tx;
  16.     output reg Tx_done;
  17.     
  18.     //Baud_set = 0   就让波特率 = 9600；
  19.     //Baud_set = 1   就让波特率 = 19200
  20.     //Baud_set = 2   就让波特率 = 38400；
  21.     //Baud_set = 3   就让波特率 = 57600；   
  22.     //Baud_set = 4   就让波特率 = 115200； 
  23.  
  24.     reg [17:0]bps_DR;
  25.     always@(*)
  26.         case(Baud_set)
  27.             0:bps_DR = 1000000000/9600/20;
  28.             1:bps_DR = 1000000000/19200/20;
  29.             2:bps_DR = 1000000000/38400/20;
  30.             3:bps_DR = 1000000000/57600/20;
  31.             4:bps_DR = 1000000000/115200/20;
  32.             default:bps_DR = 1000000000/9600/20;
  33.          endcase
  34.  
  35.     reg Send_en;
  36.     always@(posedge Clk or negedge Reset_n)
  37.     if(!Reset_n)       
  38.         Send_en <= 0;
  39.     else if(Send_Go)
  40.         Send_en <= 1;
  41.     else if(Tx_done)
  42.         Send_en <= 0;
  43.         
  44.     reg [7:0]r_Data;
  45.     always@(posedge Clk)
  46.     if(Send_Go)
  47.         r_Data <= Data;
  48.     else
  49.         r_Data <= r_Data; 
  50.             
  51.     reg [17:0]div_cnt;
  52.     wire bps_clk;
  53.     assign bps_clk = (div_cnt == 1);//用上升沿的脉冲来计数
  54.     
  55.     
  56.     always@(posedge Clk or negedge Reset_n)
  57.     if(!Reset_n)
  58.         div_cnt <= 0;
  59.     else if(Send_en)begin
  60.         if(div_cnt == bps_DR - 1)
  61.             div_cnt <= 0;
  62.         else 
  63.             div_cnt <= div_cnt + 1'b1;
  64.     end
  65.     else
  66.         div_cnt <= 0;
  68.     reg [3:0]bps_cnt;
  69.     always@(posedge Clk or negedge Reset_n)
  70.     if(!Reset_n)
  71.         bps_cnt <= 0;
  72.     else if(Send_en)begin
  73.         if(bps_clk)begin//这是以刚开始计数作为位计数的触发，所以应该是11，而不是9
  74.             if(bps_cnt == 11)
  75.                 bps_cnt <= 0;
  76.             else
  77.                 bps_cnt <= bps_cnt + 1'b1;
  78.         end
  79.     end
  80.     else
  81.         bps_cnt <= 0;
  82.     
  83.     always@(posedge Clk or negedge Reset_n)
  84.     if(!Reset_n) begin
  85.         uart_tx <= 1'b1;
  86.     end
  87.     else begin
  88.         case(bps_cnt)
  89.             1:uart_tx <= 0;//起始位
  90.             2:uart_tx <= r_Data[0];
  91.             3:uart_tx <= r_Data[1];
  92.             4:uart_tx <= r_Data[2];
  93.             5:uart_tx <= r_Data[3];
  94.             6:uart_tx <= r_Data[4];
  95.             7:uart_tx <= r_Data[5];
  96.             8:uart_tx <= r_Data[6];
  97.             9:uart_tx <= r_Data[7]; 
  98.             10:uart_tx <= 1;//停止位
  99.             11:begin uart_tx <= 1;end
  100.             default:uart_tx <= 1;
  101.         endcase
  102.      end
  103.      
  104.     always@(posedge Clk or negedge Reset_n)
  105.     if(!Reset_n) 
  106.         Tx_done <= 0;
  107.     else if((bps_clk == 1)  && (bps_cnt == 10))
  108.         Tx_done <= 1;
  109.     else
  110.         Tx_done <= 0;
  112. endmodule

 3.2 顶层文件   

  1. module uart_tx_test(
  2.     Clk,
  3.     Reset_n,
  4.     uart_tx,
  5. );
  6.     input Clk;
  7.     input Reset_n;
  8.     output uart_tx;
  9.     output reg Led;
  10.     
  11.     
  12.     reg Send_Go;//产生的脉冲信号
  13.     wire Tx_done;
  14.     reg [7:0]Data;
  15.         
  16.     uart_byte_tx uart_byte_tx(    //将底层通用模块例化进来
  17.         .Clk(Clk),
  18.         .Reset_n(Reset_n),
  19.         .Data(Data),
  20.         .Send_Go(Send_Go),
  21.         .Baud_set(3'd4),
  22.         .uart_tx(uart_tx),
  23.         .Tx_done(Tx_done)
  24.     );
  25.     //1s一次
  26.     parameter Dly_cnt = 50000000-1;
  27.     
  28.     reg [24:0]counter;//定时1S计数器
  29.     always@(posedge Clk or negedge Reset_n)
  30.     if(!Reset_n)
  31.         counter <= 0;
  32.     else if(counter == Dly_cnt)
  33.         counter <= 0;
  34.     else
  35.         counter <= counter + 1;
  36.         
  37.     always@(posedge Clk or negedge Reset_n)
  38.     if(!Reset_n)       
  39.         Send_Go <= 0;
  40.     else if(counter == 1)
  41.         Send_Go <= 1;
  42.     else
  43.         Send_Go <= 0;//因为是脉冲信号而不是电平信号，所以它的值只关心什么时候产生高脉冲，其他不关心。
  44.            
  45. endmodule

         

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