Verilog取绝对值代码设计_verilog 绝对值

取绝对值的时候肯定都是针对有符号数来取的，然后存入无符号数中。
对于有符号数在寄存器中的存储，是默认最高位为符号位， 低位为数据位（正数源码，负数补码），对于正数，我们可以直接将数据赋给无符号寄存器（这个寄存器的位宽至少要大于或等于数据位）。而对于负数，我们需要对数据位取反加一，然后将数据赋给无符号寄存器。有的时候我们的这个无符号寄存器位数比较大的时候，若数据位负数，可以直接将有符号寄存器直接不考虑符号位取反加一。

如上图，有符号寄存器在给下一级寄存器赋值的时候，对于最高位的符号位，是默认向高位补全的，就如上面的-3，假设用4bit的有符号寄存器存储，第4位为符号位1，则如果将这个寄存器赋给大于4bit的寄存器的时候（无论有符号还是无符号），默认向高位补符号位。
实现代码：

reg  signed [3:0]  a;   //有符号数    -7~7
reg  [3:0]  b;     //无符号数     位宽最小可以设置为3bit  
always@(posedge clk)
begin
	b <= a[3] ? ~a+1 : a;
end
1
2
3
4
5
6