【0.4基础的条件准备两周之后的数字IC前端设计校招面试】0.4进化到1.0——试官总爱问的几个点_数字ic前端面试需要准备什么

前言

书接上文：https://blog.csdn.net/moon9999/article/details/96715661

把状态机写完之后，最好自己找个项目实战下，没有必要太大，重点培养自己的并行思维、时序思维和数据流思维，我记推荐一本书《Verilog HDL高级数字设计（第二版）》，书非常厚但是非常有意义，也是我研究生课程教材里对我帮助最大的一本书。有时间的话一定要把这本书吃透，没有时间的话也一定要把里面几个典型的案例比如多比特加法器、乘法器优化、pipeline流水线结构、简易CPU设计、异步FIFO设计看一看，只要你用心看下来会发现自己的水平突飞猛进，下面我写的所有东西能在这本书上找到。

这一个博客我们就聊一下下一步要看的东西，大部分就不展开说了网上的资料一艘一大把，我自己之前也写了很多贴一部分好了；ok，在我们已经掌握了很多的基础后，必须要更加定向一些来准备面试了。

ASIC FLOW

芯片从设计到流片的全部流程，不过之后做不做flow工程师，这个都是必须要掌握的，不多说了。

静态时序分析

静态时序分析是IC前端笔试和面试都非常爱考的一类问题，说句实话在工作后我就很少再见人进行静态时序分析了，我一度怀疑难道前端不需要STN了？又或许是在出问题的时候才需要分析吧。

静态时序分析真的是非常难的，我记得校招时候某讯的笔试我就主要错在这里了，技术面那个人还说我是学校分最高的了（光荣+自豪中）。因此我觉得在突击这一部分时应当循序渐进，结合波形慢慢理解千万不能急躁。优先理解逻辑延时和电路中